インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例のユーザーガイド

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ID 683718
日付 11/15/2018
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ドキュメント目次
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1. クイック・スタート・ガイド 2. デザイン例の説明 A. インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ディレクトリーの構造 1.2. デザイン例のシミュレーション用コンポーネント 1.3. ハードウェア・デザイン例のコンポーネント 1.4. デザイン例の生成 1.5. インテル Stratix 10 LL 40GbE デザイン例テストベンチのシミュレーション 1.6. ハードウェア・デザイン例のコンパイルとハードウェアのコンフィグレーション 1.7. インテル Stratix 10 LL 40GbE ハードウェア・デザイン例のテスト
2. デザイン例の説明 x
2.1. デザイン例の動作 2.2. デザイン例のインターフェイス信号 2.3. インテル Stratix 10 LL 40GbEデザイン例のレジスター
1. クイック・スタート・ガイド
2. デザイン例の説明
A. インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例ユーザーガイドの改訂履歴

1.3. ハードウェア・デザイン例のコンポーネント

図 4.  インテル Stratix 10 LL 40GbEハードウェア・デザイン例の上位レベルブロック図

インテル Stratix 10 LL 40GbEハードウェア・デザイン例には次のコンポーネントが含まれています。

  • インテル Stratix 10 LL 40GbE IPコア。
  • IP コアのプログラミングとパケット生成および確認に対応するクライアント・ロジック。
  • デバイスのトランシーバー・チャネル・クロックを駆動するためのATX PLL。
  • 50 Mhzの入力クロックから100 MHzのクロックをハードウェア・デザイン例に生成するIOPLL。
  • Intelシステムコンソールと通信するJTAGコントローラー。システムコンソールを介しクライアント・ロジックと通信します。
表 2.   インテル Stratix 10 LL 40GbE IP コア・ハードウェア・デザイン例ファイルの説明

ファイル名

説明
eth_ex_40 g.qpf インテル® Quartus® Primeプロジェクト・ファイル。
eth_ex_40 g.qpf Quartusプロジェクト設定ファイル。
eth_ex_40 g.qpf Synopsys Design Constraintsファイル。このファイルをコピーまたは編集し、ご自身のインテル Stratix 10 LL 40GbEデザインに利用することができます。
eth_ex_40 g.v デザイン例のVerilog HDLトップレベル・ファイル。
common/ ハードウェア・デザイン例のサポートファイル。
hwtest/main.tcl

システムコンソールにアクセスするためのメインファイル。
レベル 2 の表題