次の手順に従い、ハードウェア・デザイン例とテストベンチを生成してください。

1. インテル® Quartus® Primeプロ・エディションのFile > New Project Wizardをクリックし、新しいインテル Quartus Prime プロジェクトを作成します。もしくは、File > Open Projectをクリックし、既存のインテル Quartus Prime プロジェクトを開いてください。ウィザードが、デバイスファミリーとデバイスを指定するように求めます。
   注: デザイン例では、選択内容をターゲットボードのデバイスに上書きします。Example Designタブのデザイン例オプションメニューからターゲットボードを指定してください (ステップ8)。発表時点 (2017.05.08) では、ターゲットボードの選択肢は1つのみとなり、H-tileデバイスを選択した場合、デザイン例のDUTは1SG280HU3F50E3VGS1、L-tileデバイスを選択した場合は1SG280LU3F50E3VGS1になります
2. IP Catalog内、Low Latency 40 G Ethernetを選択します。New IP Variationウィンドウが開きます。
3. カスタムIPバリエーションのトップレベルの名称<your_ip>を指定します。パラメーター・エディターは、<your_ip> .ipファイル内にIPバリエーションの設定を保存します。
4. OKをクリックするとパラメーター・エディターが表示されます。
5. IPタブ上で、ご自身のIP コア・バリエーションのパラメーターを指定します。
   注: 以下の選択をしている場合、インテル Stratix 10 LL 40GbEデザイン例は正確なシミュレーションを行わず、ハードウェアでも正確に機能しません。

   • 外部TX MAC PLLを使用する
   • プリアンブル・パス・スルーを有効にする
   • レディー・レイテンシー値を3に設定する
   • TX CRC挿入を無効にする
6. Example DesignタブでExample Design FilesのSimulationオプションを選択しテストベンチを生成します。次に、Synthesisオプションを選択しコンパイル専用のデザイン例およびハードウェア・デザイン例を生成します。
7. Example DesignタブのGenerated HDL FormatではVerilog HDLのみが利用可能です。このIP コアはVHDLをサポートしません。
8. Target Development KitのStratix 10 GX Transceiver Signal Integrity Development Kitを選択します。 ご自身のプロジェクトが、開発ボード上の特定のStratix 10をターゲットにしていることを確認してください。
9. Generate Example Designボタンをクリックします。Select Example Design Directoryウィンドウが表示されます。
10. デザイン例のディレクトリー・パスや名前をディフォルト (alt_e40_0_example_design ) から変更する場合、新しいパスを開き新しいデザイン例のディレクトリー名 (<design_example_dir>) を入力してください。
11. OKをクリックします。