インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例のユーザーガイド

ID 683718
日付 11/15/2018
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1.5. インテル Stratix 10 LL 40GbE デザイン例テストベンチのシミュレーション

図 7. 手順

次の手順に従い、テストベンチをシミュレーションしてください。

  1. テストベンチ・シミュレーション・ディレクトリー <design_example_dir>/example_testbenchに切り替えます。
  2. サポートされているシミュレーターを任意で選択し、シミュレーション・スクリプトを実行します。スクリプトはシミュレーターでテストベンチをコンパイルし実行します。下表「テストベンチをシミュレーションする手順」を参照ください。
  3. 結果を分析します。正常に終了した場合、テストベンチは10パケットを送信および受信し、"Testbench complete"を表示します。
    注: 40GBASE-KR4/CR4でオートネゴシエーションおよびリンク・トレーニングが有効な場合、テストベンチはパケット送信および受信アクションを実行する前にそれらのアクションを実行します。
    表 3.  テストベンチをシミュレーションする手順
    シミュレーター 手順
    ModelSim コマンドラインに、vsim -do run_vsim.doと入力します。

    ModelSim GUIを起動させることなくシミュレーションする場合は、vsim -c -do run_vsim.doと入力してください。

    ModelSim* - Intel® FPGA EditionシミュレーターにはこのIP コアをシミュレーションする機能はありません。ModelSim SEなどの、サポートされているModelSimシミュレーターを使用する必要があります。

    VCS コマンドラインにsh run_vcs.shと入力します。

テストランが正常に終了すると、確認された以下の動作が表示されます。

  1. RXクロックが安定するのを待っています。
  2. PHYステータスをプリントしています。
  3. 10パケットを送信しています。
  4. 10パケットを受信しています。
  5. "Testbench complete"を表示しています。

以下は、正常にシミュレーションのテストランが終了した場合の出力例です。40GBASE-KR4/CR4 IP コアのバリエーションでは、オートネゴシエーションとリンク・トレーニングが有効になっている場合、それらのメッセージも表示されます。

#Waiting for RX alignment
#RX deskew locked
#RX lane alignment locked
#TX enabled
#**Sending Packet    1...
#**Sending Packet    2...
#**Sending Packet    3...
#**Sending Packet    4...
#**Sending Packet    5...
#**Sending Packet    6...
#**Sending Packet    7...
#**Received Packet   1...
#**Sending Packet    8...
#**Received Packet   2...
#**Sending Packet    9...
#**Received Packet   3...
#**Sending Packet    10...
#**Received Packet   4...
#**Received Packet   5...
#**Received Packet   6...
#**Received Packet   7...
#**Received Packet   8...
#**Received Packet   9...
#**Received Packet   10... 
#**
#** Testbench complete.
#**
#*****************************************