インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例のユーザーガイド

ID 683718
日付 11/15/2018
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2.1. デザイン例の動作

テストベンチはIP コアを介してトラフィックを送信し、IP コアの送信側および受信側を実行しています。ハードウェア・デザイン例では、IP コアを内部シリアル・ループバック・モードでプログラミングし、受信側を通りループバックするトラフィックを送信側で生成することができます。