2.2. デザイン例のインターフェイス信号
インテル Stratix 10 LL 40GbEテストベンチは全内蔵型であるため、入力信号を駆動させる必要はありません。
| 信号 | 方向 | 備考 |
|---|---|---|
| clk50 | 入力 | ボード上の50 MHzのオシレーターから駆動させるため、50 MHzで駆動させてください。 ハードウェア・デザイン例では、このクロックをデバイス上のIOPLL入力にルーティングしており、100 MHzのクロックが内部で駆動するようIOPLLをコンフィグレーションします。 |
| clk_ref | 入力 | 644.53125 MHzで駆動させてください。 |
| cpu_resetn | 入力 | IP コアをリセットします。アクティブ Lowであり、グローバル・ハード・リセットcsr_reset_nをIP コアへ駆動します。 |
| tx_serial[3:0] | 出力 | トランシーバーPHY出力シリアルデータ。 |
| rx_serial[3:0] | 入力 | トランシーバーPHY入力シリアルデータ。 |
| user_led[7:0] | 出力 | ステータス信号です。ハードウェア・デザイン例では、ターゲットボードのLEDを駆動するためにこれらのビットを接続しています。各ビットは、次の信号値とクロック動作を反映します。
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