インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例のユーザーガイド

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ID 683718
日付 11/15/2018
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ドキュメント目次
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1. クイック・スタート・ガイド 2. デザイン例の説明 A. インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ディレクトリーの構造 1.2. デザイン例のシミュレーション用コンポーネント 1.3. ハードウェア・デザイン例のコンポーネント 1.4. デザイン例の生成 1.5. インテル Stratix 10 LL 40GbE デザイン例テストベンチのシミュレーション 1.6. ハードウェア・デザイン例のコンパイルとハードウェアのコンフィグレーション 1.7. インテル Stratix 10 LL 40GbE ハードウェア・デザイン例のテスト
2. デザイン例の説明 x
2.1. デザイン例の動作 2.2. デザイン例のインターフェイス信号 2.3. インテル Stratix 10 LL 40GbEデザイン例のレジスター
1. クイック・スタート・ガイド
2. デザイン例の説明
A. インテル® Stratix® 10デバイスの低レイテンシー40G Ethernetデザイン例ユーザーガイドの改訂履歴

1.2. デザイン例のシミュレーション用コンポーネント

図 3.  インテル Stratix 10 LL 40GbEデザイン例のブロック図

デザイン例のシミュレーション用トップレベル・テスト・ファイルは、basic_avl_tb_top.svです。このファイルはATX PLLをインスタンス化し接続します。これには10パケットを送受信するタスクが含まれます。 また、40GBASE-KR4のバリエーションにおけるデザイン例のシミュレーションは、オートネゴシエーションとリンク・トレーニングが有効になっている場合、それらを実行します。

表 1.   インテル Stratix 10 LL 40GbE IP コア・テストベンチ・ファイルの説明

ファイル名

説明
テストベンチおよびシミュレーション・ファイル
basic_avl_tb_top.sv トップレベルのテストベンチ・ファイル。テストベンチはDUTをインスタンス化し、Verilog HDLタスクを実行してパケットの生成および受け取りを行います。また、40GBASE-KR4/CR4 DUTでオートネゴシエーションとリンク・トレーニングが有効になっている場合はそれらを実行します。
テストベンチ・スクリプト
run_vsim.do

テストベンチを実行するためのModelSimスクリプト。
run_vcs.sh

テストベンチを実行するためのSynopsys VCSスクリプト。
レベル 2 の表題