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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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3.1.7.2.2. PFL II 信号
ピン | タイプ | ウィークプルアップ | 関数 |
---|---|---|---|
pfl_nreset | 入力 | — | PFL IPコアの非同期リセットです。FPGAコンフィグレーションをイネーブルするには、Highに引き上げます。FPGAのコンフィグレーションを防止するため、PFL IPコアを使用しない場合はLowに引き下げてください。このピンは、PFL IPコアのフラッシュ・プログラミング機能には影響しません。 |
pfl_flash_access_granted | 入力 | — | システムレベルの同期用。フラッシュへのアクセスを制御するプロセッサーまたはアービターは、この入力ピンを駆動します。 PFL II IP コア機能をフラッシュ マスターとして使用するには、このピンをハイにプルアップします。運転 pfl_flash_access_granted ピンをローにすると、JTAG インターフェイスがフラッシュおよび FPGA コンフィギュレーションにアクセスできなくなります。 |
pfl_clk | 入力 | — | デバイスのユーザー入力クロック。 これは、PFL II IP の ConfigurationタブのWhat is the external clock frequency?パラメーターに指定する周波数です。 この周波数は、コンフィギュレーション中に FPGA に指定した最大DCLK周波数を超えてはなりません。フラッシュ・プログラミングに PFL II IP のみを使用している場合、このピンは使用できません。 |
fpga_pgm[] | 入力 | — | コンフィグレーションのページを決定します。フラッシュ・プログラミングに PFL II IP のみを使用している場合、このピンは使用できません。 |
fpga_conf_done | 入力 | 10 kWプルアップ抵抗 | FPGAの CONF_DONE ピンに接続します。コンフィグレーションが成功すると、FPGAはピンをHighでリリースします。FPGAコンフィグレーション中は、このピンはLowのままです。これらのピンは、II IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
fpga_nstatus | 入力 | 10 kWプルアップ抵抗 | FPGAの nSTATUS ピンに接続します。このピンはFPGAコンフィグレーションの前にHighでリリースする必要があり、FPGAコンフィグレーション中はHighを維持する必要があります。コンフィグレーション・エラーが発生すると、FPGAはこのピンをLowに引き下げ、PFL IPコアはフラッシュ・メモリー・デバイスからのデータの読み出しを停止します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
pfl_nreconfigure | 入力 | — | Low の場合、FPGA のリコンフィグレーションが開始されます。リコンフィギュレーションの手動制御を実装するには、このピンをスイッチに接続します。この入力を使用して CPLD に独自のロジックを記述し、PFL II IP を介してリコンフィギュレーションをトリガーできます。pfl_nreconfigureを使用して、リコンフィギュレーションを開始するfpga_nconfig出力信号を駆動できます。 pfl_clkピンはこの信号を登録します。フラッシュ・プログラミングに PFL II IP のみを使用している場合、このピンは使用できません。 |
pfl_flash_access_request | 出力 | — | システムレベルの同期に使用されます。必要に応じて、このピンをプロセッサーまたはアービトレーターに接続します。JTAGインターフェイスがフラッシュにアクセスする、またはPFL IPコアがFPGAをコンフィグレーションする場合、PFL IPコアはこのピンをHighに駆動します。この出力ピンは、flash_noe ピンおよび flash_nwe ピンと連携して機能します。 |
flash_addr[] | 出力 | — | フラッシュ・メモリー・アドレス。アドレスバスの幅は、フラッシュ・メモリー・ デバイスの密度とflash_dataバスの幅によって異なります。Intelでは、PFL IIのSet flash bus pins to tri-state when not in use オプションをオンにすることをお勧めします。 |
flash_data[] | 入力または出力(双方向ピン) | — | 8、16、または 32 ビットのデータを送信または受信するための双方向データ バス。Intelでは、PFL II のSet flash bus pins to tri-state when not in use オプションをOnにすることをお勧めします。10 trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting |
flash_nce[] | 出力 | — | フラッシュ・メモリー・デバイスのnCEピンに接続します。信号がLowになると、フラッシュ・メモリー・デバイスがイネーブルになります。複数のフラッシュ・メモリー・デバイスのサポートにはこのバスを使用します。 flash_nceピンは、接続されているすべてのフラッシュ メモリ デバイスの各nCEピンに接続します。 このポートの幅は、チェーン内のフラッシュ メモリ デバイスの数によって異なります。 11 trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting |
flash_nwe | 出力 | — | フラッシュ・メモリー・デバイスの nWE ピンに接続します。Low信号は、フラッシュ・メモリー・デバイスへの書き込み動作をイネーブルします。 |
flash_noe | 出力 | — | フラッシュ・メモリー・デバイスの nOE ピンに接続します。Low信号は、読み出し動作中のフラッシュ・メモリー・デバイスの出力をイネーブルします。 |
flash_clk | 出力 | — | バーストモードに使用されます。フラッシュ・メモリー・デバイスの CLK 入力ピンに接続します。CLK のアクティブエッジは、フラッシュ・メモリー・デバイスの内部アドレスカウンターをインクリメントします。flash_clk の周波数は、単一CFI フラッシュのバーストモードにおける pfl_clk の周波数の半分です。デュアルP30またはP33 CFIフラッシュ・ソリューションの場合、flash_clk の周波数は、pfl_clk の周波数の1/4です。このピンはバーストモード専用です。バーストモードを使用していない場合は、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。 |
flash_nadv | 出力 | — | バーストモードに使用されます。フラッシュ・メモリー・デバイスのアドレス有効入力ピンに接続します。開始アドレスをラッチするには、この信号を使用してください。このピンはバーストモード専用です。バーストモードを使用していない場合は、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。 |
flash_nreset | 出力 | — | フラッシュ・メモリー・デバイスのリセットピンに接続します。Low信号は、フラッシュ・メモリー・デバイスをリセットします。 |
fpga_nconfig | オープンドレイン出力 | 10 kWプルアップ抵抗 | FPGAの nCONFIG ピンに接続します。LowパルスはFPGAをリセットし、コンフィグレーションを開始します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。trp1477472110552.html#trp1477472110552__fn_alterarecommendsnotinserting |
pfl_reset_watchdog | 入力 | — | ウォッチドッグ タイマーがタイムアウトする前にウォッチドッグ タイマーをリセットするスイッチ信号。ウォッチドッグ タイマーをリセットするには、少なくとも 2 分間信号をハイまたはローに保持します。 pfl_clk クロックサイクル。 |
pfl_watchdog_error | 出力 | — | Highの場合、ウォッチドッグ・タイマーのエラー状態を示します。 |
関連情報
10 Intelでは、PFL II ピンとホスト I/O ピン、特に flash_dataピンとfpga_nconfigピンの間にロジックを挿入しないことをお勧めします。
11 Intelでは、PFL II ピンとホスト I/O ピン、特に flash_dataピンとfpga_nconfigピンの間にロジックを挿入しないことをお勧めします。