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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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3.1.7.3.4. 個別のPFL関数の作成
次の手順に従って、プログラミングおよびコンフィグレーション制御用に個別の PFL II IP インスタンスを作成します。
- IP カタログで Parallel Flash Loader II Intel FPGA IP を見つけます。
- GeneralタブのWhat operating mode will be usedで、Flash Programming Onlyを選択します。
- Intelでは、Set flash bus pins to tri-state when not in useをオンにすることをお勧めします。
- デザインに合わせて、Flash Interface SettingsタブとFlash Programmingタブでパラメーターを指定します。
- フラッシュ・メモリー・デバイスの .pof をコンパイルして生成します。未使用のI/Oピンはすべてトライステートにするようにしてください。
- FPGA コンフィギュレーション用の 2 番目の PFL II インスタンスを作成するには、GeneralタブのWhat operating mode will be usedで FPGA Configurationを選択します。
- PFL II IP のこのFlash Programming Onlyインスタンスを使用して、フラッシュ デバイスにデータを書き込みます。
- フラッシュ・メモリー・デバイスをプログラミングする必要がある場合は常に、フラッシュ・メモリー・デバイス .pof を使用してCPLDをプログラミングし、フラッシュ・メモリー・デバイスの内容を更新します。
- コンフィグレーション・コントローラーを含む量産デザイン .pof によって、CPLDを再プログラミングします。
注: デフォルトでは、未使用のピンはすべてグランドに設定されています。CPLD JTAGピンを介してコンフィグレーション・フラッシュ・メモリー・デバイスをプログラミングする場合、CPLDとコンフィグレーション・フラッシュ・メモリー・デバイスに共通のFPGAコンフィグレーション・ピンをトライステートにする必要があります。PFLブロックのpfl_flash_access_request 信号および pfl_flash_access_granted信号を使用して、正しいFPGAコンフィグレーション・ピンをトライステートにすることができます。