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1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御
CPLDのPFLロジックは、いつコンフィグレーション・プロセスを開始するかを判断し、フラッシュメモリー・デバイスからデータを読み出し、また、アルテラFPGA をPSもしくはSTコンフィグレーション方式でコンフィグレーションします。
図 28. フラッシュメモリーのデータを使用したFPGAコンフィグレーション
PFL IPコアを使用して、フラッシュ・メモリー・デバイスをプログラミングするか、FPGAをコンフィグレーションするか、またはその両方を行うことができます。ただし、次の条件のいずれかがデザインに当てはまる場合は、両方の機能を実行するために、個別のPFL機能を作成してください。
- フラッシュデータ変更の頻度が低い場合
- アルテラのCPLDにアクセスするJTAGまたはインシステム・プログラミング(ISP)を持つ場合。
- Intel FPGA以外のデータを使用してフラッシュ・メモリー・デバイスをプログラミングする場合。例えば、フラッシュ・メモリー・デバイスにはASSPの初期化ストレージが含まれています。PFL II IP コアを使用して、次の目的でフラッシュ・メモリー・デバイスをプログラムできます。
- 初期化データを書き込む
- ホスト ロジックによる読み取りおよび初期化制御を実装するためのデザイン ソース コードを保存する