Intel Agilex® 7コンフィグレーションのユーザーガイド

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ID 683673
日付 4/28/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド 2. Intel Agilex® 7コンフィグレーションの詳細 3. Intel Agilex® 7コンフィグレーション手法 4. デザインにリセットリリース インテル® FPGA IPを含める 5. Remote System Update (RSU) 6. Intel Agilex® 7コンフィグレーション機能 7. Intel Agilex® 7 デバッグガイド 8. Intel Agilex® 7 IPユーザーガイド・アーカイブ 9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド x
1.1. Intel Agilex® 7コンフィグレーションの概要 1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー
1.1. Intel Agilex® 7コンフィグレーションの概要 x
1.1.1. 設定と関連信号 1.1.2. Intel Agilex® 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDM ファームウェアの更新 1.2.1.2. Intel Agilex® 7 SoC デバイスの起動順序の指定
2. Intel Agilex® 7コンフィグレーションの詳細 x
2.1. Intel Agilex® 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセット イベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. Intel Agilex® 7 のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Intel Agilex® 7 コンフィグレーション時間の見積もり (FM) 2.8. 圧縮された.sofファイルの生成
2.5. Intel Agilex® 7 のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンの指定 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 2.5.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィギュレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンの指定 x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IO ピン
2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1クロック入力
3. Intel Agilex® 7コンフィグレーション手法 x
3.1. Avalon-STスレーブ設定 3.2. ASンフィグレーション 3.3. JTAG コンフィギュレーション
3.1. Avalon-STスレーブ設定 x
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ 3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IP コアの生成 3.1.7.4. PFL II IPコア 3.1.7.5. PFL IPコアの使用 3.1.7.6. サポートされるフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへの、ページモードとオプション・ビットの実装
3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IP コアの生成 x
3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングおよびコンフィギュレーション用の単一の PFL II IP の作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IPコア x
3.1.7.4.1. FPGA Avalon-ST ピンに対する PFL II IP 推奨デザイン制約 3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.3. CFI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.4. PFL II IP が他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IP が他の出力ピンに推奨する制約
3.1.7.5. PFL IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリーの定義
3.2. ASンフィグレーション x
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. スキュー許容ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. スキュー許容ガイドライン x
3.2.5.1. 外部 AS_DATA ピンの最大許容スキュー遅延ガイドライン 3.2.5.2. 最大許容外部 nCSO ピン スキュー遅延のガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッド SPI フラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. シリアル・フラッシュ・デバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの .jic ファイルのプログラミング
3.3. JTAG コンフィギュレーション x
3.3.1. JTAG コンフィギュレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGベースのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAG コンフィギュレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGベースのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用した JTAG シングル デバイス・コンフィギュレーション　　
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したマルチ・デバイスPSコンフィグレーション
4. デザインにリセットリリース インテル® FPGA IPを含める x
4.1. リセットリリース IP 要件について 4.2. デザインでのIPのインスタンス化 4.3. PLL リセット信号のゲーティング 4.4. パーシャル・リコンフィギュレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシン ロジックの保護
5. Remote System Update (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非 HPS のリモート システム更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSU 設定のデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィギュレーション手順 5.1.4. リモート・システム・アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからの RSU の回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクワッド SPI フラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非 RSU)イメージレイアウト 5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 5.4.1.3. RSUイメージレイアウト –視点
5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクワッド SPI フラッシュレイアウト x
5.4.2.1. RSU イメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィギュレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. Platform Designerでの初期RSUの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する: コマンドの変更 5.5.4. Quad SPI 操作を実行するコマンドシーケンス
5.5.1. Platform Designerでの初期RSUの生成 x
5.5.1.1. SOFファイルを使用して初期RSUイメージを生成する: コマンドの変更 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと 1 つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel Agilex® 7コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. Intel Agilex® 7 デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. コンフィグレーション手法の概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEU について 7.6. 固有の 64 ビット CHIP ID の読み取り 7.7. E タイル トランシーバーがコンフィグレーションに失敗することがある 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴

2.1. Intel Agilex® 7コンフィグレーションのタイミング図

図 4. 電源投入、コンフィグレーション、およびリコンフィグレーションのタイミング図

SDMは Intel Agilex® 7 デバイス・コンフィグレーションを駆動します。

パワーオンステータス

パワー・オン・リセット (POR) は、電源出力が推奨動作範囲内になるまで、 Intel Agilex® 7デバイスをリセット状態にします。 tRAMP は、電源ランプの最大時間を定義します。電源のランプ時間がtRAMP 時間の要件を満たしていない場合 、 Intel Agilex® 7 デバイス I/O ピンの状態は不明です。

POR の詳細については、 Intel Agilex® 7 電源管理ユーザー ガイドを参照してください。tRAMP の詳細については、 Intel Agilex® 7 デバイス・データシートを参照してください。

初期コンフィグレーション・タイミング

図の最初のセクションは、通常のパワー・オン・リセット後の初期設定の予想されるタイミングを示しています。最初は、アプリケーション・ロジックが nCONFIG信号をLow (POR)駆動します。通常の状態では、nSTATUSは現在のコンフィグレーション状態を反映するため、nCONFIGの後にnSTATUSが続きます。
注: nCONFIGは、nSTATUSと同じ値を持つ場合にのみ変更する必要があります。デバイスから有効なnSTATUS応答を受信するには、デバイスの電源グループ 3 が推奨動作条件に達し、最大 POR 遅延が経過した後、ホストはこの信号のみを監視する必要があります。 仕様は満たされています。詳細については、 Intel Agilex® 7 デバイス・データシートでのPOR 遅延仕様を参照してください。

エラーが発生すると、nSTATUS デバイスがリコンフィグレーションを受け入れる準備ができると、パルスがLowになり、Highにアサートされます。

タイミング図の初期コンフィグレーションの一部の数字は、次のイベントをマークします。

  1. SDM が起動し、MSEL信号を使用して、指定された FPGAコンフィギュレーション・スキームを決定します。 SDM は、 次のパワーサイクルまでMSELピンを再度オンにします。
  2. nCONFIG 信号がLowの場合、SDM は起動後にアイドル モードに入ります。
    注: Avalon® -ST x16 および x32 コンフィギュレーション・スキームの場合、ホストはnSTATUSをLowにサンプリングするまでnCONFIGをLowに駆動する必要があります。ホストが nSTATUSをLowにサンプリングするまnCONFIGをLowに駆動できなかった場合、コンフィグレーションが失敗する可能性があります。
  3. 外部ホストがドライブする場合、nCONFIG 信号が高くなると、SDM はコンフィグレーションを開始します。SDMは、nSTATUS 信号がHighに駆動して、FPGA コンフィグレーションの開始を知らせます。SDM は、MSELバスがステップ 1で指定したインターフェイスでコンフィギュレーション・ビットストリームを受信します。コンフィギュレーション全体を通じて、AVST_READYがディアサートされる可能性があり、これには AVST_VALIDが6サイクル以内にディアサートする必要があります。
  4. SDM はCONF_DONE信号を High に駆動し、SDM がビットストリームを正常に受信したことを示します。
  5. Intel Agilex® 7デバイスがINIT_DONEをアサートして、FPGAがユーザー モードに入ったことを示すとき。GPIOピンは高インピーダンス状態を終了します。CONF_DONEのアサートとINIT_DONEの間の時間は可変です。

    FPGAの最初のコンフィグレーションでは、INIT_DONEは、レジスターやステートマシンを含む FPGA ファブリックの初期化後にアサートします。

    HPS の最初のコンフィグレーションでは、HPS アプリケーションがCONF_DONE と INIT_DONEのコンフィグレーションまでの時間を制御します。INIT_DONEはU-Boot またはオペレーティング・システム (OS) などのHPS上で実行されているソフトウェアがコンフィグレーションを開始するまでアサートしません。FPGA がコンフィグレーションされ、ユーザーモードに入ります。

    デバイス全体が同時にユーザーモードになることはありません。 Intelはデザインにリセットリリース インテル FPGA IPを含めるで説明されているように、リセットリリースを含める必要があります。Reset Release インテル® FPGA IPのnINIT_DONE出力を使用して、FPGA ファブリック全体がユーザー モードになるまでアプリケーション・ロジックをリセット状態に保持します。この IP をデザインに含めないと、断続的なアプリケーション・ロジック・エラーが発生する可能性があります。

リコンフィグレーションのタイミング

タイミング図の 2 番目のイベントは、 Intel Agilex® 7デバイスの再コンフィグレーションを示しています。 電源投入後にMSEL設定を変更する場合は、 Intel Agilex® 7の電源を再投入する必要があります。 電源を再投入すると、SDM はデバイスをリコンフィギュレーションする前にMSELピンを強制的にサンプリングします。

タイミング図のリコンフィグレーションの一部の数字は、次のイベントをマークします。

  1. 外部ホストはnCONFIG信号をLowに駆動します。 nCONFIG信号は、デバイスがnSTATUS信号をLowに駆動するまでLowに保持する必要があります。
  2. SDM がデバイスのクリーニングを開始します。
  3. デバイスのクリーニングが完了すると、SDM はnSTATUS信号をLowに駆動します。
  4. 外部ホストはnCONFIG信号をHighに駆動して再コンフィグレーションを開始します。
  5. SDM は、nSTATUS信号をHighに駆動して、デバイスがリコンフィギュレーションの準備ができたことを示し、リコンフィギュレーションを開始します。
    注: nSTATUS信号を監視しない場合は、nCONFIG信号を少なくとも 1000 ms の間 でLow にパルスして、リコンフィギュレーション要求を開始します。

回復可能なコンフィグレーション・エラー

図 5. リコンフィグレーション時の回復可能なエラーのタイミング図

タイミング図のコンフィグレーション・エラーの一部の数字は、次のイベントをマークします。

  1. SDM は、回復可能なコンフィギュレーション・エラーを示すために、 Intel Agilex® 7 デバイス データシートで指定された期間、nSTATUS信号を Low に駆動します。 Intel Agilex® 7 デバイスは、デバイスが完全なコンフィギュレーション・ビットストリームを受信しなかったことを示すCONF_DONEをアサートできない場合があります。 デバイスは、コンフィグレーションが正常に完了しなかったことを示す INIT_DONEをアサートしません。nCONFIGは、nSTATUSが High 状態に戻るまで High に駆動され続ける必要があります。JTAG コンフィギュレーション中にエラーが発生した場合、SDM はnSTATUS 信号の状態を変更しません。 インテル® Quartus® Primeプロ・エディションプログラマーがエラー報告のために生成するエラー メッセージを監視できます。
  2. SDM はエラー状態になります。
  3. 次の場合、SDM はアイドル状態になります。nCONFIG 信号が Low になります。nCONFIGで Low から High への遷移を駆動することにより、デバイスはリコンフィグレーションの準備ができていま デバイスの電源を切る手順に従って、デバイスの電源を入れ直すこともできます。
    注: nCONFIG信号は、nSTATUSと同じ値を持つ場合にのみレベルを変更できます。 この制限は、nSTATUS = 1 の場合、nCONFIGは 1 から 0 に遷移できることを意味します。nSTATUS = 0 の場合、nCONFIGは 0 から 1 に遷移できます。エラー報告とは別に、nSTATUSはnCONFIGに従うようにのみ変更されます。

回復不能なコンフィグレーション・エラー

図 6. リコンフィグレーション中の回復不可能なエラーのタイミング図

まれに、コンフィグレーション・エラーまたはセキュリティー・イベントが回復不能になることがあります。このような場合、SDM はnSTATUSをLow 駆動し、nSTATUS は Low のままになります。 再コンフィグレーションプロセスを再開するには、電源を再投入する必要があります。 あらゆる再コンフィグレーション状況下でエラーを確実に回復するために、Intelでは、nSTATUSを継続的に監視し、必要に応じてデバイスの電源の再投入を有効にするようにシステムをデザインすることをお勧めします。

SDM RAM での改ざん防止イベントまたはダブルビット ECC エラーの場合、nSTATUSもLowにアサートされ、Low のままであることに注意してください。

Bootrom リカバリーは、FPGA が回復不可能なエラー状態になった場合に、FPGA の電源を入れ直す必要をなくすために導入された機能です。 この機能は、AGF 019/023、AGI 019/023 以降で利用できます。

Avalon® ストリーミング・インターフェイス x16 または Avalon® ストリーミング・インターフェイス x32 コンフィギュレーション・モードを使用している場合、ブートROMカバリでは、デュアルパーパス ピンの有効化のデュアルパーパス ピンの制限に従う必要があります。

QSPI フラッシュを使用している場合は、シリアルフラッシュまたはクワッド SPI フラッシュのリセットピンをAS_nRSTピンに接続する必要があります。SDM はQSPIリセットを完全に制御する必要があります。 クワッドSPIリセットピンを外部ホストに接続しないでください。

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レベル 2 の表題