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Ixiasoft
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ
3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化
3.1.3. AVST_READY信号
3.1.4. RBFコンフィグレーション・ファイル・フォーマット
3.1.5. Avalon-STシングル・デバイス・コンフィグレーション
3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ
3.2.2. ASシングル・デバイス・コンフィグレーション
3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS
3.2.4. ASコンフィグレーション・タイミング・パラメーター
3.2.5. スキュー許容ガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト
3.2.8. AS_CLK
3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定
3.2.10. インテル® Quartus® Prime プログラミング手順
3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
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7.1. コンフィグレーション機能のチェックリスト
このチェックリストを確認して、操作上の失敗につながる可能性がある問題を特定します。
Checklist Item | Complete? | ||
---|---|---|---|
1 | Verify that all configuration resistors are correctly connected (MSEL, nCONFIG, nSTATUS, CONF_DONE, INIT_DONE, PWRMGT_SDA, PWRMGT_SCL). | ☐ | |
2 | Verify that you are following the correct power-up and power-down sequences. | ☐ | |
3 | Verify that the SDM I/Os assignments are correct by checking the インテル® Quartus® Prime Compilation QSF and Fitter reports. | ☐ | |
4 | For SmartVID devices (-V or -E), ensure that all PMBus pins are connected to Intel Agilex® 7 device. | ☐ | |
5 | Verify that SmartVID settings follow the recommendations in the Intel Agilex® 7 Power Management User Guide | ☐ | |
6 | Verify that the Intel Agilex® 7 -V or -E device has its own voltage regulator module for VCC, VCCP, VCCL_HPS, and VCCPLLDIG_HPS | ☐ | |
7 | After configuration are the nCONFIG, nSTATUS, CONF_DONE, and INIT_DONE pins high? For more information about configuration status, refer to the Understanding Configuration Status Using quartus_pgm Command section. |
☐ | |
8 | Is the SDM operating Boot ROM code or configuration firmware? |
☐ | |
9 | Are the MSEL pins correctly connected on board? | ☐ | |
10 | For designs that use transceivers, HBM2, PCIe* , or EMIF, are the reference clocks stable and free running before configuration begins? | ☐ | |
11 | Verify that selected clocks match the frequency setting specified in the インテル® Quartus® Prime software during configuration. | ☐ | |
12 | Does your design include the Reset Release IP? | ☐ | |
13 | To avoid configuration failures, disconnect the PMBus regulator’s JTAG download cable before configuring Intel Agilex® 7 -V devices. | ☐ | |
14 | Verify that the Intel Agilex® 7 device has exited POR by checking nCONFIG, nSTATUS, CONF_DONE and INIT_DONE pins using an oscilloscope. | ☐ | |
15 | Is the configuration clock source chosen appropriately? You can use an internal oscillator or the OSC_CLK_1 pin. | ☐ | |
16 | For designs driving the OSC_CLK_1 pin is the frequency 25, 100, or 125 MHz? | ☐ | |
17 | For Intel Agilex® 7 devices that support HPS, ensure that the HPS and EMIF IOPLL reference clocks are stable and free running before configuration begins. The actual frequency should match the setting specified in プラットフォーム・デザイナー. | ☐ | |
18 | Are proper slave addresses set for the PMBus voltage regulator modules using the インテル® Quartus® Prime Software? | ☐ | |
19 | For designs that use 3 V I/0, verify that the transceiver tiles are powered up before configuration begins. | ☐ |