MAX 10 FPGA開発キット・ユーザー・ガイド

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ID 683460
日付 11/06/2015
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ドキュメント目次
ドキュメント目次 x
1. このボードについて 2. 使用開始に際して 3. ボード・テスト・システム 4. ボード・コンポーネント A. 追加情報
1. このボードについて x
1.1. 概要 1.2. ボードの取り扱い
2. 使用開始に際して x
2.1. Quartus IIウェブ・エディション・ソフトウェア 2.2. 開発キットのインストール 2.3. USB-Blasterドライバのインストール 2.4. ボード・アップデート・ポータル
3. ボード・テスト・システム x
3.1. Configureメニューの使用 3.2. System Infoタブ 3.3. GPIOタブ 3.4. Flashタブ 3.5. HSMCタブ 3.6. DDR3タブ 3.7. ADCタブ 3.8. HDMIタブ 3.9. Sleep Modeタブ 3.10. パワー・モニタ 3.11. クロック・コントロール
4. ボード・コンポーネント x
4.1. このボードについて 4.2. 主要なデバイス 4.3. コンフィギュレーション 4.4. ステータス・エレメント 4.5. 設定エレメント 4.6. 汎用ユーザー入出力 4.7. クロック回路 4.8. コンポーネントとインタフェース 4.9. メモリ 4.10. 電源分配システム
4.3. コンフィギュレーション x
4.3.1. Quartus II Programmerの使用 4.3.2. 内部コンフィギュレーション手法の選択 4.3.3. スイッチおよびジャンパの設定
4.7. クロック回路 x
4.7.1. オンボード・オシレータ 4.7.2. オフボード・クロック入出力
4.8. コンポーネントとインタフェース x
4.8.1. 10/100/1000イーサネットPHY 4.8.2. デジタル-アナログ・コンバータ 4.8.3. HDMIビデオ出力 4.8.4. HSMC 4.8.5. Pmodコネクタ 4.8.6. USB - UART変換器
4.9. メモリ x
4.9.1. DDR3リビジョンB ボード 4.9.2. DDR3リビジョンCボード 4.9.3. フラッシュ
A. 追加情報 x
A.1. ボードおよびユーザー・ガイドの改訂履歴 A.2. コンプライアンスと適合に関して
A.2. コンプライアンスと適合に関して x
A.2.1. CE EMI適合への注意
1. このボードについて
2. 使用開始に際して
3. ボード・テスト・システム
4. ボード・コンポーネント
A. 追加情報

4.7.1. オンボード・オシレータ

図 20. MAX 10 FPGA 開発ボードのクロック
表 14.  オンボード・オシレータ
ソース 回路図の信号名 周波数 I/O規格 MAX 10 FPGAピン番号 適用
X1

CLK_10_ADC

 10.000 MHz 2.5 V CMOS N5 ADC向けデフォルト10 MHzプログラマブル・クロック
U2

CLK_25_ENET

 25.000 MHz 2.5 V LVDS - イーサネット・クロック
U2 CLK_25_MAX10 25.000 MHz 2.5 V LVDS M8 MAX 10クロック
U2 CLK_50_MAXII 25.000 MHz 2.5 LVDS - オンボードUSB Blaster II向けクロック
U2

CLK_50_MAX10

 50.000 MHz 2.5 V LVDS M9 MAX 10クロック
U2

CLK_DDR3_100_N

 100.000 MHz 2.5 V LVDS N15 DDR3クロック
U2

CLK_DDR3_100_P

 100.000 MHz 2.5 V LVDS N14 DDR3クロック
U2

CLK_LVDS_125_N

 125.000 MHz 2.5 V LVDS R11 LVDSクロック
U2

CLK_LVDS_125_P

 125.000 MHz 2.5 V LVDS P11 LVDSクロック
レベル 2 の表題