インテル® FPGA IPの汎用シリアル・フラッシュ・インターフェイスのユーザーガイド

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ID 683419
日付 4/10/2023
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ドキュメント目次
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1. Generic Serial Flash Interface Intel® FPGA IP ユーザーガイド
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1.1. リリース情報 1.2. デバイスファミリー・サポート 1.3. Signals 1.4. パラメーター 1.5. レジスター・マップ 1.6. Intel® FPGA IPの使用 1.7. Generic Serial Flash Interface Intel® FPGA IP リファレンス・デザイン 1.8. Generic Serial Flash Interface Intel® FPGA IPを使用したフラッシュアクセス 1.9. インテル HALドライバー 1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ 1.11. Generic Serial Flash Interface Intel® FPGA IPユーザーガイドの改訂履歴
1.6. Intel® FPGA IPの使用 x
1.6.1. コントロール・ステータス・レジスターのバイトイネーブル 1.6.2. メモリー操作 1.6.3. バイトイネーブル 1.6.4. I/Oピンの制約
1.6.3. バイトイネーブル x
1.6.3.1. バイトイネーブルのサポート
1.7. Generic Serial Flash Interface Intel® FPGA IP リファレンス・デザイン x
1.7.1. ハードウェアおよびソフトウェア要件 1.7.2. 機能の説明 1.7.3. Nios® IIハードウェアシステムの作成 1.7.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.7.5. .sofファイルのプログラミング　 1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.7.2. 機能の説明 x
1.7.2.1. リファレンス・デザインのコンポーネント 1.7.2.2. リファレンス・デザインアプリケーション・プログラム
1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.7.6.1. リファレンス・デザインのインストール
1.8. Generic Serial Flash Interface Intel® FPGA IPを使用したフラッシュアクセス x
1.8.1. 動作コードを必要とするフラッシュ動作　 1.8.2. フラッシュレジスターを読み取るためのフラッシュ操作 1.8.3. フラッシュレジスターを書き込むためのフラッシュ操作 1.8.4. アドレスを必要とするフラッシュ操作 1.8.5. フラッシュからメモリーを読み取る 1.8.6. フラッシュのプログラミング
1.9. インテル HALドライバー x
1.9.1. ドライバーのAPI
1. Generic Serial Flash Interface Intel® FPGA IP ユーザーガイド

1.5. レジスター・マップ

表 5.  レジスターマップ
  • 次の表の各アドレスオフセットは、メモリーアドレス空間の1ワードを表しています。
  • IP_CLK IPを駆動するクロックです。
  • メモリー・デバイスをドライブするクロックの周波数。精度の小数点の4桁まで使用します。
オフセット（16進数） レジスター名 R/W フィールド名 ビット 値 (16進数) 詳細
0 Control Register Reserved 31:9 予約済み
R/W Byte Addressing mode 8 0x0

読み取りおよび書き込み操作のアドレッシング・モード：

  • 0x0：3バイトのアドレス指定。
  • 0x1：4バイトのアドレス指定。

4バイトのアドレッシング・モードの場合、フラッシュにコマンドを送信して4バイトアドレスを有効にする必要があります。

このビットは、書き込み操作と読み取り操作の両方で Avalon® メモリーマップド・インターフェイスを介したメモリーへの直接アクセスに影響します。
R/W Chip select 7:4 0x0 フラッシュデバイスを選択します。
  • 0x0：最初のデバイスを選択します。
  • 0x1：2番目のデバイスを選択します。
  • 0x2：3番目のデバイスを選択します。
Reserved 3:1 予約済み
R/W Enable 0 0x1 このビットを0に設定すると、IPの出力が無効になり、すべての出力信号が高インピーダンス状態になります。これは、他のデバイスとバスを共有するために使用できます。
1 SPI Clock Baud-rate Register Reserved 31:5 予約済み
R/W Baud rate divisor 4:0 0x10

IPには、フラッシュデバイスに接続するクロックを生成するための内部クロック分周器があります。可能な除数の値は2から32で、2ずつ増加します。

したがって、フラッシュが実行する最大クロックは、IPのクロックの半分です。たとえば、IPが100 Mhzクロックで実行されている場合、フラッシュのクロックは50Mhzです。

デフォルトでは、ほとんどの場合IPが機能するように、クロックは最低クロック（/ 32）に設定されています。

除数の値：

  • 0x1 + 2
  • 0x2 + 4
  • 0x3 + 6
  • ...
  • 0xF + 30
  • 0x10 + 32
2 CS Delay Setting Register Reserved 31:12 予約済み
R/W tSHSL (CS High Time) 11:8   このレジスター設定は、tSHSLを制御します。
  • 0：tSHSLは3IP_CLKです 。
  • n：tSHSLは3+nIP_CLKです 。
R/W CS de-assert (CS Active Hold Time) 7:4 0x0 チップセレクトのアサート解除遅延を設定します。
  • 0：チップセレクトはSCLKの最後の立ち下がりエッジでディアサートされます。
  • n：チップセレクトは、SCLKの最後の立ち下がりエッジからnクロック後にディアサートされます。
R/W CS assert (CS Active Setup Time) 3:0 0x0 チップ・セレクト・アサーション遅延を設定します。
  • 0：チップセレクトは、SCLKの最初の立ち上がりエッジの前のフラッシュクロック周期の半分でアサートされます。
  • n：チップセレクトは、IP_CLKフラッシュクロック周期の半分にn個の数を加えてアサートされます。7
3 Read Capturing Register Reserved 31:4 予約済み
R/W Read delay 3:0 0x0 フラッシュの出力タイミングに加えてボードトレース、I/Oピンのタイミングは、IPロジックに到着するデータの遅延の値が高くなる原因となる可能性があります。遅延キャプチャは、IPが読み取りロジックを遅延させて、これらの遅延を補正する方法を提供します。

読み取りデータロジックをIP_CLK サイクルの値だけ遅延させます。

4 Operating Protocols Setting Register Reserved 31:18 予約済み
R/W Read data out transfer mode 17:16 0x0 読み出しデータ出力の転送モード。
Reserved 15:14 予約済み
R/W Read address transfer mode 13:12 0x0 ビット1：0としての読み取りアドレス入力説明の転送モード。
Reserved 11:10 予約済み
R/W Write Data in transfer mode 9:8 0x0 ビット1：0としての書き込みデータ入力説明の転送モード。
Reserved 7:6 予約済み
R/W Write address transfer mode 5:4 0x0 ビット1：0としての書き込みアドレス入力説明の転送モード。
Reserved 3:2 予約済み
R/W Instruction transfer mode 1:0 0x0 オペコードの転送モード：
  • 0x0：標準SPIモード–コマンド入力はDQ0で送信されます。
  • 0x1：デュアルI/Oモード–コマンド入力はDQ [1：0]で送信されます。
  • 0x2：クアッドI/Oモード–コマンド入力はDQ [3：0]で送信されます。
この設定は、フラッシュコマンドレジスターに影響します。たとえば、このフィールドが0x1に設定されている場合、フラッシュの一般的な操作（IDの読み取り、ステータスの読み取り、ステータスレジスターの書き込みなど）も0x1を使用します。
5 Read Instruction Register Reserved 31:13 予約済み
R/W Duメモリーマップドy cycles 12:8 0x0 読み取り操作に使用されるデフォルトのダミーサイクルの数。それぞれのフラッシュデバイスのデータシートを参照してください。
R/W Read opcode 7:0 0x03 読み取り操作のオペコード。転送モードの設定に応じて正しいオペコードを選択するには、それぞれのフラッシュデバイスのデータシートを参照してください。
6 Write Instruction Register Reserved 31:16 予約済み
R/W Polling opcode 15:8 0x05

書き込み操作が完了したかどうかを確認するためのオペコード。書き込み操作が完了すると、IPはの待機要求を解放します。 Avalon® メモリーマップド・インターフェイス。

該当するデバイスでは、ステータスレジスターまたはフラグ・ステータス・レジスターとして設定できます。
R/W Write opcode 7:0 0x02 書き込み操作のオペコード。転送モードの設定に応じて正しいオペコードを選択するには、それぞれのフラッシュデバイスのデータシートを参照してください。
7 フラッシュコマンド設定レジスター8 Reserved 31:21 予約済み
R/W Number of duメモリーマップドy cycles 20:16 0x0 ダミーサイクルの数。操作にダミーサイクルが必要ない場合は、0に設定します。ダミークロックの要件については、それぞれのフラッシュデバイスのデータシートを参照してください。
R/W Number of data channels 15:12 0x08 書き込みまたは読み取りデータの数。これはビット11と連携して機能します。値が0に設定されている場合、操作に書き込みまたは読み取りデータがない場合（たとえば、書き込みイネーブル）。
R/W Data Type 11 0x01

データのタイプを示します（ビット[15:12]）。

  • 0：[15:12]で宣言されたバイト数はフラッシュデバイスへの書き込みデータです。
  • 1：[15:12]で宣言されたバイト数はフラッシュデバイスから読み取られたデータです。
R/W Number of address bytes 10:8 0x0

フラッシュデバイスに送信するアドレスバイト数。 3バイトまたは4バイト

これがゼロに設定されている場合、操作はアドレスバイトを伝送しません。
R/W Opcode 7:0 0x05 操作のオペコード。
8 Flash Coメモリーマップドand Control Register Reserved 31:1 予約済み
W Start C 0x0 このビットに1を書き込むと、フリーズ解除要求が終了します。
9 Flash Coメモリーマップドand Address Register R/W Stating address 31:0 31:0 フラッシュコマンドのアドレス。
A Flash Coメモリーマップドand Write Data 0 Register R/W Lower 4 bytes write data 31:0 0x0 フラッシュデバイスへの書き込みデータの最初の4バイト。
B Flash Coメモリーマップドand Write Data 1 Register R/W Upper 4 bytes write data 31:0 0x0 フラッシュデバイスへの書き込みデータの最後の4バイト。
C   R Lower 4 bytes read data 31:0 0x0 フラッシュデバイスから読み取られたデータの最初の4バイト。
D Flash Coメモリーマップドand Read Data 1 Register R Upper 4 bytes read data 31:0 0x0 フラッシュデバイスから読み取られたデータの最後の4バイト。
7 インテル® は、100 MHzでIPクロックを実行している場合は、チップセレクトアサーション遅延を5に設定することを推奨します。
8 デフォルト設定は、ステータス読み取りコマンド用です。
レベル 2 の表題