2.4.1. インテル® Stratix® 10デバイスのパワーアップ・シーケンス要件

インテル® Stratix® 10パワー・マネジメント・ユーザーガイド

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ID 683418

日付 11/05/2019

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2.4.1. インテル® Stratix® 10デバイスのパワーアップ・シーケンス要件

注: パワーアップ要件を満たすには、FPGAデバイスのプログラムは、パワーアップ・シーケンスの完了直後に行います。

インテル® Stratix® 10デバイスの電源レールは、それぞれ3つのGroupに分けられます。インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン、AN692: インテル® Cyclone® 10 GX、インテル® Arria® 10、およびインテル® Stratix® 10デバイスの電源シーケンスについての考慮事項で参照して詳細を確認してください。

次の図では、インテル® Stratix® 10デバイスの電圧グループとそれに必要なパワーアップ・シーケンスを示しています。

図 9. インテル® Stratix® 10デバイスのパワーアップ・シーケンス要件

注: VCCBATは、次のGroupのいずれにも属しません。VCCBATにはシーケンス要件はありません。VCCBATはセキュリティー・キーの内容を保持します。

表 6. 電圧レール
電源グループ	インテル® Stratix® 10 GXとSX (LタイルとHタイル)	インテル® Stratix® 10 MX (HBM、HタイルとEタイル)	インテル® Stratix® 10 TX (HタイルとEタイル)	インテル® Stratix® 10 DX (EタイルとPタイル)
Group 1	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS}	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCPLLDIG_SDM} V_{CCRT_GXE} V_{CCRTPLL_GXE}	V_CC V_CCP V_CCERAM V_{CCR_GXB} V_{CCT_GXB} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS} V_{CCRT_GXE} V_{CCRTPLL_GXE}	V_CC V_CCP V_CCERAM V_{CCFUSE_GXP} ⁹ V_{CCRT_GXP} V_{CCL_HPS} V_{CCPLLDIG_SDM} V_{CCPLLDIG_HPS} V_{CCRT_GXE} V_{CCRTPLL_GXE}
Group 2	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_SDM} V_CCADC V_{CCM_WORD} ¹⁰ V_{CCH_GXE} V_{CCCLK_GXE}	V_CCPT V_{CCH_GXB} V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC V_{CCH_GXE} V_{CCCLK_GXE}	V_CCPT V_{CCA_PLL} V_{CCPLL_HPS} V_{CCPLL_SDM} V_CCADC V_{CCM_WORD} ¹⁰ V_{CCH_GXP} V_{CCCLK_GXP} V_{CCH_GXE} V_{CCCLK_GXE}
Group 3	V_CCIO ¹¹ V_CCIO3V ¹¹ V_{CCIO_SDM} ¹¹ V_{CCIO_HPS} ¹¹ V_{CCFUSEWR_SDM}	V_CCIO V_CCIO3V V_{CCIO_SDM} V_{CCIO_UIB} ¹⁰ V_{CCFUSEWR_SDM}	V_CCIO V_CCIO3V V_{CCIO_SDM} V_{CCIO_HPS} V_{CCFUSEWR_SDM}	V_CCIO V_{CCIO_SDM} V_{CCIO_HPS} V_{CCIO_UIB} ¹⁰ V_{CCFUSEWR_SDM}

Group 1のすべての電源レールのランプアップは、任意の順序で、最低でもそれぞれの公称電圧の最小90％までする必要があります。これは、Group 2の電源レールのランプアップを開始前に行います。

Group 2内の電源レールのランプアップは、任意の順序で、Group 1内の最後の電源レールが公称電圧の90％の最小しきい値まで上昇した後に行います。Group 2のすべての電源レールは、Group 3の電源レールのランプアップ開始前に、公称値の90％の最小しきい値までランプアップする必要があります。

Group 3内の電源レールのランプアップは、任意の順序で、Group 2内の最後の電源レールが最大値の90％の最小しきい値までランプアップした後に行います。

注: Eタイルデバイスは、上記の表にリストされているように、パワーアップ・シーケンスの電圧レールGroupを維持する必要があります。V_{CCIO_SDM}の前に、V_{CCCLK_GXE}の電源を入れる必要があります。

注: 新たに組み合わされた電源レールによって、電源が供給されていないGPIOまたはトランシーバー・ピンが駆動されないようにしてください。

すべての電源レールのランプアップは単調に行う必要があります。パワーアップ・シーケンスでは、標準または高速のPOR遅延時間のいずれかを満たす必要があります。POR遅延時間は、使用するPOR遅延設定によって異なります。インテル® Stratix® 10デバイスのPORの仕様については、インテル® Stratix® 10デバイス・データシートのPORの仕様の項を参照してください。

プロトコル経由コンフィグレーション (CvP) の場合、合計_TRAMPは、最初の電源供給ランプアップから最後の電源供給ランプアップまでが10 ms未満でなければなりません。高速POR遅延設定を選択して、 PCI Express* (PCIe) リンクの初期化とコンフィグレーションに十分な時間を確保してください。CvPモードでの電源供給ランプアップの詳細については、インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装ユーザーガイドを参照してください。

⁹ ボード上で、VCCFUSE_GXPをVCCERAMに接続する必要があります。

¹⁰ インテル® Stratix® 10 MXおよびDXデバイスでのみ適用されます。

¹¹ インテル® Stratix® 10 GXおよびSXデバイスの電源レールは、すべての電圧が1.8 Vの場合、Group 2の電源レールV_CCPTと同じ電圧レギュレーターを使用して結合および共有ができます。

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