インテル® Stratix® 10パワー・マネジメント・ユーザーガイド

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ID 683418
日付 11/05/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10パワー・マネジメントの概要 2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能 3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド 4. インテル® Stratix® 10パワー・マネジメント・ユーザーガイド・アーカイブ 5. インテル® Stratix® 10 パワー・マネジメント・ユーザーガイドの改訂履歴
2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能 x
2.1. 消費電力 2.2. 電力削減の手法と機能 2.3. パワーオンリセット回路 2.4. インテル® Stratix® 10デバイスでのパワーシーケンスの考慮事項 2.5. 電源のデザイン
2.1. 消費電力 x
2.1.1. ダイナミック電力を求める式
2.2. 電力削減の手法と機能 x
2.2.1. SmartVID標準電力デバイス 2.2.2. 電力遮蔽デバイス 2.2.3. 温度補償 2.2.4. DSPおよびM20Kのパワー・ゲーティング 2.2.5. クロック・ゲーティング 2.2.6. 電源検出ライン
2.2.1. SmartVID標準電力デバイス x
2.2.1.1. インテル® Stratix® 10デバイスのSmartVID機能の実装 2.2.1.2. SDM Power Manager
2.2.1.2. SDM Power Manager x
2.2.1.2.1. PMBus Masterモード 2.2.1.2.2. PMBus Slaveモード
2.3. パワーオンリセット回路 x
2.3.1. POR 回路で監視される電源と監視されない電源
2.4. インテル® Stratix® 10デバイスでのパワーシーケンスの考慮事項 x
2.4.1. インテル® Stratix® 10デバイスのパワーアップ・シーケンス要件 2.4.2. パワーダウン・シーケンスの推奨事項と インテル® Stratix® 10デバイス要件
3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド x
3.1. インテル® Stratix® 10 Power Management and VIDインターフェイスの開始
3.1. インテル® Stratix® 10 Power Management and VIDインターフェイスの開始 x
3.1.1. パラメーターとオプションの指定
3.1.1. パラメーターとオプションの指定 x
3.1.1.1. Configuration Pinパラメーター 3.1.1.2. Power Management and VIDパラメーター 3.1.1.3. インテル® Stratix® 10 Power Management and VIDインターフェイスのQSF制約ガイド
1. インテル® Stratix® 10パワー・マネジメントの概要
2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能
3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド
4. インテル® Stratix® 10パワー・マネジメント・ユーザーガイド・アーカイブ
5. インテル® Stratix® 10 パワー・マネジメント・ユーザーガイドの改訂履歴

2.2.5. クロック・ゲーティング

クロック・ゲーティングを使用してダイナミック消費電力の削減ができます。アプリケーションがアイドル状態のとき、そのクロックは一時的にゲートされ、ゲート解除はウェイクアップ・イベントに基づいて行われます。これには、ユーザーロジックを使用して、グローバルクロック (GCLK) およびセクタークロック (SCLK) をイネーブルまたはディスエーブルにします。

ダイナミック消費電力の削減を実行するため、デザインで未使用の回路のクロック信号をインテルStratix 10デバイス内でゲーティングします。セクター・クロック・ゲーティングは乗算器レベルで実行されます。

FPGAデザインの大部分のクロック・ゲーティングによって、著しい電流変化が短期間で生じることがあります。これは、ゲーティングされた回路がイネーブルまたはディスエーブルになっているときです。このクロック・ゲーティングにより生じる最大電流ステップのサイズ設定では、発生するノイズが、最大許容ACノイズ仕様を超えないようにする必要があります。この仕様は、PCB上のPDNデカップリングのデザインによって決まります。電流ステップのサイズ制御には、大きなゲート領域をより小さいサブ領域に分割し、その領域をステージ化して、パワー・ゲーティングへの出入りを段階的に行います。

レベル 2 の表題