インテル® Stratix® 10パワー・マネジメント・ユーザーガイド

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ID 683418
日付 11/05/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10パワー・マネジメントの概要 2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能 3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド 4. インテル® Stratix® 10パワー・マネジメント・ユーザーガイド・アーカイブ 5. インテル® Stratix® 10 パワー・マネジメント・ユーザーガイドの改訂履歴
2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能 x
2.1. 消費電力 2.2. 電力削減の手法と機能 2.3. パワーオンリセット回路 2.4. インテル® Stratix® 10デバイスでのパワーシーケンスの考慮事項 2.5. 電源のデザイン
2.1. 消費電力 x
2.1.1. ダイナミック電力を求める式
2.2. 電力削減の手法と機能 x
2.2.1. SmartVID標準電力デバイス 2.2.2. 電力遮蔽デバイス 2.2.3. 温度補償 2.2.4. DSPおよびM20Kのパワー・ゲーティング 2.2.5. クロック・ゲーティング 2.2.6. 電源検出ライン
2.2.1. SmartVID標準電力デバイス x
2.2.1.1. インテル® Stratix® 10デバイスのSmartVID機能の実装 2.2.1.2. SDM Power Manager
2.2.1.2. SDM Power Manager x
2.2.1.2.1. PMBus Masterモード 2.2.1.2.2. PMBus Slaveモード
2.3. パワーオンリセット回路 x
2.3.1. POR 回路で監視される電源と監視されない電源
2.4. インテル® Stratix® 10デバイスでのパワーシーケンスの考慮事項 x
2.4.1. インテル® Stratix® 10デバイスのパワーアップ・シーケンス要件 2.4.2. パワーダウン・シーケンスの推奨事項と インテル® Stratix® 10デバイス要件
3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド x
3.1. インテル® Stratix® 10 Power Management and VIDインターフェイスの開始
3.1. インテル® Stratix® 10 Power Management and VIDインターフェイスの開始 x
3.1.1. パラメーターとオプションの指定
3.1.1. パラメーターとオプションの指定 x
3.1.1.1. Configuration Pinパラメーター 3.1.1.2. Power Management and VIDパラメーター 3.1.1.3. インテル® Stratix® 10 Power Management and VIDインターフェイスのQSF制約ガイド
1. インテル® Stratix® 10パワー・マネジメントの概要
2. インテル® Stratix® 10パワー・マネジメントのアーキテクチャーと機能
3. インテル® Stratix® 10 Power Management and VIDインターフェイスの実装ガイド
4. インテル® Stratix® 10パワー・マネジメント・ユーザーガイド・アーカイブ
5. インテル® Stratix® 10 パワー・マネジメント・ユーザーガイドの改訂履歴

2.4. インテル® Stratix® 10デバイスでのパワーシーケンスの考慮事項

インテル® Stratix® 10デバイスでは、特定のパワーアップ・シーケンスおよびパワーダウン・シーケンスを必要とします。この項では、電源管理オプションのいくつかについて説明し、デバイスのパワーアップおよびパワーダウン時の適切なI/O管理について説明します。電源ソリューションのデザインでは、完全な電源シーケンスが適切に制御されるようにしてください。

この項の要件に従って、I/O機能に影響を与える可能性がある、FPGAデバイスへの予測不可能な電流の流れを遮断する必要があります。 インテル® Stratix® 10デバイスでは、下の表に記載されている条件を除き、「ホットソケット」をサポートしていません。下の表では、電源が供給されていないピンでパワーアップおよびパワーダウン・シーケンス中に許容できる範囲も示しています。

表 5.  ピン公差 – パワーアップ/パワーダウン「√」 は許容されます。「—」は適用されません。
ピンタイプ パワーアップ パワーダウン
トライステート GNDに駆動 VCCIOに駆動 < 1.0 Vp-pで駆動 トライステート GNDに駆動 VCCIOに駆動 < 1.0 Vp-pで駆動
3VIOバンク √ — — — √ √ — —
LVDS I/Oバンク √ √ √7 — √ √ √7 —
差動トランシーバー・ピン √ √ — √8 √ √ — √8

セクションの内容
インテル Stratix 10デバイスのパワーアップ・シーケンス要件
パワーダウン・シーケンスの推奨事項と インテル Stratix 10デバイス要件

関連情報
7 デバイス電源の未投入時、またはパワーアップ/ダウン時に、LVDS I/Oバンクピンに許容される最大電流 = 10 mA (「電源が投入されていないFPGAのLVDS I/Oピンのガイドライン」を参照してください。)
8 これは、 インテル® Stratix® 10 Lタイル/Hタイルのみに適用されます (「電源が投入されていないFPGAのトランシーバー・ピンのガイドライン」を参照してください)
レベル 2 の表題