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3. パワー・マネジメント・コントローラー・リファレンス・デザイン
このリファレンス・デザインは、 MAX® 10 デバイスでサポートされている低消費電力機能を使用します。以下の図にパワー・マネジメント・コントローラー・リファレンス・デザイン内の関連するブロック図を示します。
図 8. パワー・マネジメント・コントローラーのブロック図
| ポート名 | 入力/出力 | 説明 |
|---|---|---|
| sleep | 入力 | スリープ制御 |
| rst_n | 入力 | アクティブLow のリセット信号 |
| clk | 入力 | クロック信号 |
| sleep_status | 出力 | システムのスリープ・ステータス。この信号は、システムがスリープモード状態に入るとHigh にアサートされます。また、システムがスリープモード状態を完了するとデアサートされます。 |
| gpio_pad_output[3:0] | 出力 | 汎用I/O（GPIO）出力ポート |
| cnt_value[7:0] | 出力 | ユーザーロジックでの自走カウンター値 |
| cnt_enter_sleep[7:0] | 出力 | システムがスリープモード状態に入る際のカウンター値 |
| cnt_exit_sleep[7:0] | 出力 | システムがスリープモード状態を終了する際のカウンター値 |
パワー・マネジメント・コントローラー・デザインは、グローバルクロック（GCLK）とI/O バッファーのパワーダウンおよびパワーアップの状態を示すFSM です。内蔵オシレーター、クロック・コントロール・ブロック、およびI/O バッファーは、 Quartus® Prime ソフトウェアでサポートされるIP（Intellectual Property）であり、これらのIP は、IP カタログからインスタンス化できます。ユーザーロジックは、ロジックエレメント（LE）、ならびにデザインのDSP や内部メモリーといったエンベデッド・コンポーネントを使用して実装されるあらゆる論理回路にすることができます。このリファレンス・デザインで使用されるユーザーロジックは、自走8 ビット・カウンターです。cnt_enter_sleep およびcnt_exit_sleep ポートは、ユーザーロジックのスリープモード開始または終了にあたってデータが破損しないことを保証します。ユーザーロジックがスリープモードを開始および終了した後で、cnt_enter_sleep[7:0] とcnt_exit_sleep[7:0] が同じ値であることが要求されます。システムがスリープモードになっている際に、gpio_pad_output ポートはGPIO のトライステートの状態を示します。