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1.2.3.1. CRC_ERRORピンの動作
インテル® Arria® 10の高速EDCRC機能は、全てのカラムベースのチェックビット・エンジンを並列的に処理します。SEUが検出されると、カラムベースのチェックビットは CRC_ERROR をアサートし、次に、検出されたフレーム位置は影響を受けたビットをさらにローカライズするためにフレームベースのチェックビットに渡されます。このプロセスにより、CRC_ERROR ピンは2度アサートされます。カラムベースのチェックビットが最初に CRC_ERROR パルスをアサートし、フレームベースのチェックビットによる2番目のパルスのアサートが続きます。
インテル® Arria® 10では、SEU が検出されるとすぐに、CRC_ERROR がHighにアサートされ、EMRを読み出す準備ができるまでHighのままになります。CRC_ERROR ピンがLowになるとすぐにEMRデータをアンロードできます。EMRデータがアンロードされると、エラータイプおよび影響を受けた位置を特定できます。これらの情報を使用して、システムが特定のSEUイベントに対応する方法を決定できます。
図 5. 高速EDCRCプロセスのフローチャート
図 6. カラムベースのチェックビットのタイミング図エラーが訂正可能であれば、ほとんどの場合、1つのSEUイベント中に2番目のパルスが発生します。CRC_ERROR ピンが2パルスをアサートした際に、エラーが訂正不可能な場合があります。完全な訂正可能なエラーと訂正不可能なエラーの事例については、訂正可能なエラーと訂正不可能なエラーを参照してください。完全なEMRは、2番目のパルスの立ち下りエッジでのみ使用できます。
まれに、訂正不可能で位置不明なエラーが発生した場合、CRC_ERROR 信号は1度だけアサートされます。訂正不可能なエラーの位置は特定できないため、フレームベースのチェックビットによる2番目のパルスのアサートはありません。訂正不可能な複数ビットのSEUが生じる統計的な可能性は、一般的な環境条件下のデバイスでは10,000年に1回未満です。
図 7. カラムベースまたはフレームベースのチェックビットのタイミング図
1つのSEUイベントで1度のパルスが観測されたカラムベース/フレームベースのチェックビットの CRC_ERROR ピン動作の例です。