1.4.2.2. 新しいQsysシステムの作成

AN 737: インテル® Arria® 10デバイスにおけるSEUの検出および回復

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日付 4/13/2020

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ドキュメント目次

ドキュメント目次 x

1. インテル® Arria® 10デバイスにおけるSEUの検出および回復

1. インテル® Arria® 10デバイスにおけるSEUの検出および回復 x

1.1. インテル® Arria® 10 のエラー検出訂正機能のアーキテクチャー 1.2. エラー検出CRCおよびエラー訂正機能向けガイドライン 1.3. エンベデッド・メモリーECC機能向けガイドライン 1.4. インテル® Arria® 10のEDCRCリファレンス・デザイン 1.5. インテル® Arria® 10 ROMデザインでのECC機能の実装 1.6. マルチデバイスJTAGチェーンでの使用に向けたシングルデバイス用の .jam ファイルの変更 1.7. AN 737: インテル® Arria® 10デバイスにおけるSEUの検出および回復改訂履歴

1.1. インテル® Arria® 10 のエラー検出訂正機能のアーキテクチャー x

1.1.1. CRAMでのエラー検出訂正 1.1.2. メモリーブロック誤り訂正コードのサポート

1.1.1. CRAMでのエラー検出訂正 x

1.1.1.1. エラー検出巡回冗長検査 1.1.1.2. CRCエラーからの回復

1.1.1.1. エラー検出巡回冗長検査 x

1.1.1.1.1. カラムベースとフレームベースのチェックビット 1.1.1.1.2. エラー・メッセージ・レジスター

1.2. エラー検出CRCおよびエラー訂正機能向けガイドライン x

1.2.1. エラー検出 1.2.2. エラー訂正 (内部スクラブ) のイネーブル化 1.2.3. CRC_ERRORの解釈

1.2.1. エラー検出 x

1.2.1.1. エラー検出のイネーブル化 1.2.1.2. EMRの読み出し

1.2.1.1. エラー検出のイネーブル化 x

1.2.1.1.1. エラー検出CRC_ERRORピンのイネーブル化

1.2.1.2. EMRの読み出し x

1.2.1.2.1. EMR Unloader IPコアを使用したEMRの読み出し 1.2.1.2.2. HPSを使用したEMRの読み出し 1.2.1.2.3. JTAGインターフェイスを使用したEMRの読み出し

1.2.3. CRC_ERRORの解釈 x

1.2.3.1. CRC_ERRORピンの動作 1.2.3.2. 訂正可能なエラーと訂正不可能なエラー

1.4. インテル® Arria® 10のEDCRCリファレンス・デザイン x

1.4.1. システム要件 1.4.2. Qsysを使用したインテル® Arria® 10のSEU Fault Injectionおよび階層的タグ付けデザインの作成 1.4.3. Fault Injection Debuggerを使用したデザインのテスト

1.4.2. Qsysを使用したインテル® Arria® 10のSEU Fault Injectionおよび階層的タグ付けデザインの作成 x

1.4.2.1. インテル® Quartus® Prime開発ソフトウェアの起動およびリファレンス・デザイン・プロジェクトの開始 1.4.2.2. 新しいQsysシステムの作成 1.4.2.3. Qsysシステムの生成 1.4.2.4. QsysシステムのQuartus Primeプロジェクトへの統合

1.4.2.2. 新しいQsysシステムの作成 x

1.4.2.2.1. ターゲットFPGAとクロック設定の指定 1.4.2.2.2. Altera IOPLL IPコアの追加 1.4.2.2.3. EMR Unloader IPコアの追加 1.4.2.2.4. Advance SEU Detection IPコアの追加 1.4.2.2.5. Fault Injection IPコアの追加 1.4.2.2.6. Avalon-ST Splitterの追加 1.4.2.2.7. Serial Flash Controllerの追加

1.4.2.4. QsysシステムのQuartus Primeプロジェクトへの統合 x

1.4.2.4.1. In-System Source and Probe IPコアの生成 1.4.2.4.2. Quartus Primeプロジェクト設定 1.4.2.4.3. ASD領域の割り当て 1.4.2.4.4. FPGAのピン位置の割り当て 1.4.2.4.5. プロジェクトのコンパイル

1.4.3. Fault Injection Debuggerを使用したデザインのテスト x

1.4.3.1. .sofファイルと.smhファイルの.jicファイルへの変換 1.4.3.2. .jicファイルのEPCQ-Lへのプログラミング 1.4.3.3. Signal Tap Logic Analyzerの起動 1.4.3.4. インテル® Arria® 10のコンフィグレーションおよびFault Injection Debuggerを使用した.smhファイルの読み出し 1.4.3.5. Fault Injection Debuggerを使用したエラーの注入

1.5. インテル® Arria® 10 ROMデザインでのECC機能の実装 x

エラー検出および訂正の例

1. インテル® Arria® 10デバイスにおけるSEUの検出および回復

1.1. インテル® Arria® 10 のエラー検出訂正機能のアーキテクチャー

1.1.1. CRAMでのエラー検出訂正

1.1.1.1. エラー検出巡回冗長検査

1.1.1.1.1. カラムベースとフレームベースのチェックビット

1.1.1.1.2. エラー・メッセージ・レジスター

1.1.1.2. CRCエラーからの回復

1.1.2. メモリーブロック誤り訂正コードのサポート

1.2. エラー検出CRCおよびエラー訂正機能向けガイドライン

1.2.1. エラー検出

1.2.1.1. エラー検出のイネーブル化

1.2.1.1.1. エラー検出CRC_ERRORピンのイネーブル化

1.2.1.2. EMRの読み出し

1.2.1.2.1. EMR Unloader IPコアを使用したEMRの読み出し

1.2.1.2.2. HPSを使用したEMRの読み出し

1.2.1.2.3. JTAGインターフェイスを使用したEMRの読み出し

1.2.2. エラー訂正 (内部スクラブ) のイネーブル化

1.2.3. CRC_ERRORの解釈

1.2.3.1. CRC_ERRORピンの動作

1.2.3.2. 訂正可能なエラーと訂正不可能なエラー

1.3. エンベデッド・メモリーECC機能向けガイドライン

1.4. インテル® Arria® 10のEDCRCリファレンス・デザイン

1.4.1. システム要件

1.4.2. Qsysを使用したインテル® Arria® 10のSEU Fault Injectionおよび階層的タグ付けデザインの作成

1.4.2.1. インテル® Quartus® Prime開発ソフトウェアの起動およびリファレンス・デザイン・プロジェクトの開始

1.4.2.2. 新しいQsysシステムの作成

1.4.2.2.1. ターゲットFPGAとクロック設定の指定

1.4.2.2.2. Altera IOPLL IPコアの追加

1.4.2.2.3. EMR Unloader IPコアの追加

1.4.2.2.4. Advance SEU Detection IPコアの追加

1.4.2.2.5. Fault Injection IPコアの追加

1.4.2.2.6. Avalon-ST Splitterの追加

1.4.2.2.7. Serial Flash Controllerの追加

1.4.2.3. Qsysシステムの生成

1.4.2.4. QsysシステムのQuartus Primeプロジェクトへの統合

1.4.2.4.1. In-System Source and Probe IPコアの生成

1.4.2.4.2. Quartus Primeプロジェクト設定

1.4.2.4.3. ASD領域の割り当て

1.4.2.4.4. FPGAのピン位置の割り当て

1.4.2.4.5. プロジェクトのコンパイル

1.4.3. Fault Injection Debuggerを使用したデザインのテスト

1.4.3.1. .sofファイルと.smhファイルの.jicファイルへの変換

1.4.3.2. .jicファイルのEPCQ-Lへのプログラミング

1.4.3.3. Signal Tap Logic Analyzerの起動

1.4.3.4. インテル® Arria® 10のコンフィグレーションおよびFault Injection Debuggerを使用した.smhファイルの読み出し

1.4.3.5. Fault Injection Debuggerを使用したエラーの注入

1.5. インテル® Arria® 10 ROMデザインでのECC機能の実装

エラー検出および訂正の例

1.6. マルチデバイスJTAGチェーンでの使用に向けたシングルデバイス用の .jam ファイルの変更

1.7. AN 737: インテル® Arria® 10デバイスにおけるSEUの検出および回復改訂履歴