Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

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ID 710582
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. クイック・スタート・ガイド 2. CPRI Multirateデザイン例の詳しい説明 3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 4. Ethernet Multirateデザイン例の詳しい説明 5. Ethernet to CPRIデザイン例の詳しい説明 6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ 7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ハードウェアとソフトウェアの要件 1.2. デザインの生成 1.3. ディレクトリー構造 1.4. コンパイル専用プロジェクトのコンパイル 1.5. デザイン例のテストベンチのシミュレーション 1.6. ハードウェアでのデザイン例のコンパイルとコンフィグレーション 1.7. ハードウェア・デザイン例のテスト
1.2. デザインの生成 x
1.2.1. CPRI Multirateデザイン例パラメーター 1.2.2. Ethernet Multirateデザイン例パラメーター 1.2.3. PMA/FEC Direct PHY Multirateデザイン例パラメーター 1.2.4. Ethernet to CPRIデザイン例パラメーター
2. CPRI Multirateデザイン例の詳しい説明 x
2.1. CPRI Multirateデザイン例: 機能の説明 2.2. CPRI Multirateデザイン例: レジスター
2.1. CPRI Multirateデザイン例: 機能の説明 x
2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ 2.1.2. CPRI Multirateハードウェア・デザイン例 2.1.3. CPRI Multirateデザイン例のリセットスキーム
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 x
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 x
3.1.1. PMA/FEC Direct PHY Multirateデザイン例のシミュレーション・テストベンチ 3.1.2. PMA/FEC Direct PHY Multirateハードウェア・デザイン例
4. Ethernet Multirateデザイン例の詳しい説明 x
4.1. Ethernet Multirateデザイン例: 機能の説明 4.2. Ethernet Multirateデザイン例: レジスター
4.1. Ethernet Multirateデザイン例: 機能の説明 x
4.1.1. Ethernet Multirateデザイン例: シミュレーション・テストベンチ 4.1.2. Ethernet Multirateハードウェア・デザイン例
5. Ethernet to CPRIデザイン例の詳しい説明 x
5.1. Ethernet to CPRIデザイン例: 機能の説明 5.2. Ethernet to CPRIデザイン例:レジスター
5.1. Ethernet to CPRIデザイン例: 機能の説明 x
5.1.1. Ethernet to CPRIダイナミック・リコンフィグレーションのデザイン例: シミュレーション・テストベンチ 5.1.2. Ethernet to CPRIダイナミック・リコンフィグレーションのハードウェア・デザイン例
1. クイック・スタート・ガイド
2. CPRI Multirateデザイン例の詳しい説明
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明
4. Ethernet Multirateデザイン例の詳しい説明
5. Ethernet to CPRIデザイン例の詳しい説明
6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ
7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴

4.1.2. Ethernet Multirateハードウェア・デザイン例

図 21. 25GE-1ベースバリアントのEthernet Multirateハードウェア・デザイン例のブロック図
図 22. PTPベースバリアントを使用した25GE-1のEthernet Multirateハードウェア・デザイン例のブロック図
図 23. 100GE-4ベースバリアントのEthernet Multirateハードウェア・デザイン例のブロック図
図 24. PTPベースバリアントを使用した100GE-4のEthernet Multirateハードウェア・デザイン例のブロック図
図 25. 400GE-8ベースバリアントのEthernet Multirateハードウェア・デザイン例のブロック図
図 26. PTPベースバリアントを使用した400GE-8のEthernet Multirateハードウェア・デザイン例のブロック図
図 27. 400GE-4 FHTベースバリアントのEthernet Multirateハードウェア・デザイン例のブロック図

ハードウェア・デザイン例では、デザイン例のパケットクライアント、F-Tile Ethernet Multirate Intel FPGA IP、およびF-Tile Dynamic Reconfiguration Suite Intel FPGA IPからのリセット、ステータス、コントロール信号がIn-System Sources and Probes IPs (ISSP) に接続されています。ハードウェア・テスト・スクリプトは、値を読み出して駆動するためにISSPへのサービスを開放します。JTAGホストは、 Avalon® メモリーマップド・インターフェイスにアクセスするためにインスタンス化されます。

このハードウェア・デザイン例では、ダイナミック・リコンフィグレーション移行プロセスを実行し、DUT IPステータスをチェックし、16パケットを送信する前にMAC統計をクリアし、最後にMAC統計を表示します。

次の表は、PTP/非PTPバリアントのF-Tile Ethernet Dynamic Reconfigurationハードウェア・デザイン例でサポートされているモードをまとめたものです。
表 12.  PTP/非PTPバリアントのF-Tile Ethernet Dynamic Reconfigurationハードウェア・デザイン例
ベースバリアント (起動IP/モード) ハードウェアのサポート ターゲットバリアント PTPモード
25G-1 あり

25G

10G

 -
25G-1 (PTP付き) あり 25G PTP

10G PTP

 Advanced
100G-4 あり 100G-4 (RS-FEC付き)

100G-4

100G-2 RS-FEC

2×50G-1 (RS-FEC付き)

4×25G-1 (RS-FEC付き)

4×25G-1

 -
100G-4 (PTP付き) あり 100G-4 (RS-FECおよびPTP付き)

100G-4 (PTP付き)

100G-2 (RS-FECおよびPTP付き)

2×50G-1 (RS-FECおよびPTP付き)

4×25G-1 (RS-FECおよびPTP付き)

4×25G-1 (PTP付き)

 Basic
400G-8 あり 400G-8 (RS-FEC付き)

2x200G-4 (RS-FEC付き)

4x100G-2 (RS-FEC付き)

 -
400G-8 (PTP付き) あり 400G-8 (RS-FECおよびPTP付き)

2x200G-4 (RS-FECおよびPTP付き)

4x100G-2 RS-FEC (PTP付き)

 Advanced
FHT400G-4 あり FHT 400G-4 (RS-FEC付き)

FHT 1x200G-4 (RS-FEC付き)

FHT 2x200G-2 (RS-FEC付き)

FHT 2x100G-2 (RS-FEC付き)

FHT 4x100G-1 RS-FEC

 -

デザイン例のハードウェア・フロー

ハードウェア・テスト・デザインには、ダイナミック・リコンフィグレーション用の .tcl スクリプトを含む hwtest サブディレクトリーが含まれています。
  1. Advance Accuracy Modeを使用するPTP対応デザイン (つまり、RSFECおよびPTP付きの25GE-1と、RSFECおよびPTP付きの400G-8) の場合、まず配線遅延情報を生成した後に、main_script.tcl を実行する必要があります。
    • この配線遅延情報を生成するために必要な手順については、F-tile Ethernet Intel FPGA Hard IPユーザーガイド内、Advanced Timestamp Accuracy Modeの配線遅延調整を参照してください。
    • 外部モジュールとボードのトレース値を追加するには、F-tile Ethernet Intel FPGA Hard IP Design Example User Guide内、Hardware Design Exampleの手順6bおよび6cを参照してください。
  2. Intel® Agilex™ 7 I-Series Transceiver-SoC Development KitをターゲットとするPTP対応デザインの場合、マスターTODクロックはU19、OUT1から供給されます。開発キットのクロック・コントローラーGUI を使用して、OUT1クロックをデフォルトの166.6Mhzから必要な125Mhzの周波数にプログラミングする必要があります。PTPを使用せず、 Intel® Agilex™ 7 I-Series Transceiver-SoC Developmentキットをターゲットとするデザインの場合は、デフォルトのクロック設定で十分であるため、この手順は必要ありません。
  3. 実行が成功すると、システムコンソールに Test <ftile_eth_dr_test> Passed と表示されます。

デザイン例をハードウェアでテストする方法の詳細については、ハードウェア・デザイン例のテストを参照してください。

関連情報
レベル 2 の表題