Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

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ID 710582
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. クイック・スタート・ガイド 2. CPRI Multirateデザイン例の詳しい説明 3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 4. Ethernet Multirateデザイン例の詳しい説明 5. Ethernet to CPRIデザイン例の詳しい説明 6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ 7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ハードウェアとソフトウェアの要件 1.2. デザインの生成 1.3. ディレクトリー構造 1.4. コンパイル専用プロジェクトのコンパイル 1.5. デザイン例のテストベンチのシミュレーション 1.6. ハードウェアでのデザイン例のコンパイルとコンフィグレーション 1.7. ハードウェア・デザイン例のテスト
1.2. デザインの生成 x
1.2.1. CPRI Multirateデザイン例パラメーター 1.2.2. Ethernet Multirateデザイン例パラメーター 1.2.3. PMA/FEC Direct PHY Multirateデザイン例パラメーター 1.2.4. Ethernet to CPRIデザイン例パラメーター
2. CPRI Multirateデザイン例の詳しい説明 x
2.1. CPRI Multirateデザイン例: 機能の説明 2.2. CPRI Multirateデザイン例: レジスター
2.1. CPRI Multirateデザイン例: 機能の説明 x
2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ 2.1.2. CPRI Multirateハードウェア・デザイン例 2.1.3. CPRI Multirateデザイン例のリセットスキーム
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 x
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 x
3.1.1. PMA/FEC Direct PHY Multirateデザイン例のシミュレーション・テストベンチ 3.1.2. PMA/FEC Direct PHY Multirateハードウェア・デザイン例
4. Ethernet Multirateデザイン例の詳しい説明 x
4.1. Ethernet Multirateデザイン例: 機能の説明 4.2. Ethernet Multirateデザイン例: レジスター
4.1. Ethernet Multirateデザイン例: 機能の説明 x
4.1.1. Ethernet Multirateデザイン例: シミュレーション・テストベンチ 4.1.2. Ethernet Multirateハードウェア・デザイン例
5. Ethernet to CPRIデザイン例の詳しい説明 x
5.1. Ethernet to CPRIデザイン例: 機能の説明 5.2. Ethernet to CPRIデザイン例:レジスター
5.1. Ethernet to CPRIデザイン例: 機能の説明 x
5.1.1. Ethernet to CPRIダイナミック・リコンフィグレーションのデザイン例: シミュレーション・テストベンチ 5.1.2. Ethernet to CPRIダイナミック・リコンフィグレーションのハードウェア・デザイン例
1. クイック・スタート・ガイド
2. CPRI Multirateデザイン例の詳しい説明
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明
4. Ethernet Multirateデザイン例の詳しい説明
5. Ethernet to CPRIデザイン例の詳しい説明
6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ
7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴

1.7. ハードウェア・デザイン例のテスト

F-Tile Dynamic Reconfiguration Design Exampleでは、​​デフォルトで、loopback_modeパラメーターを 0 に設定して外部ループバック・テストを実行します。ハードウェア・テストを実行する前に、それぞれのデザイン例の QSF ピンアウト割り当てに従って、QSFP-DDループバック・モジュールを接続します。ハードウェアで内部ループバック・テストを実行するには、<design_example_dir>/hardware_test_design/hwtest/src にある parameter.tcl ファイルで、loopback_modeパラメーターを 1 に変更します。Fタイルのダイナミック・リコンフィグレーションのデザイン例をコンパイルし、 Intel® Agilex™ 7デバイス上でコンフィグレーションした後、システムコンソールを使用してIPコアとそのPHY IPコアレジスターをプログラミングできます。

システムコンソールを起動してハードウェア・デザイン例をテストするには、次の手順に従います。

  1. ハードウェア・デザイン例を Intel® Agilex™ 7デバイスにコンフィグレーションした後、インテルQuartus Prime開発ソフトウェア・プロ・エディションで、Tools > System Debugging Tools > System Consoleをクリックします。
  2. Tcl Consoleペインで cd hwtest と入力して、ディレクトリーを <design_example_dir>/hardware_test_design/hwtest に変更します。
  3. source main_script.tcl と入力してJTAGマスターへの接続を開き、テストを開始します。
  4. 結果を解析します。実行が成功すると、システムコンソールにTest Passedと表示されます。
    注: 現在のプロファイルで内部シリアル・ループバック (ILB) がイネーブルになっている場合は、FGT属性アクセス方式を使用してこれをディスエーブルした後に、次のターゲット・プロファイルへのダイナミック・リコンフィグレーションを実行する必要があります。これに従わない場合、ダイナミック・リコンフィグレーション後にQuartus Hard IPが異常に動作する可能性があります。

    ハードウェアでデザイン例をテストするためのこの項の情報は、次のダイナミック・リコンフィグレーションのデザイン例に適用されます。

関連情報
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