Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

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ID 710582
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. クイック・スタート・ガイド 2. CPRI Multirateデザイン例の詳しい説明 3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 4. Ethernet Multirateデザイン例の詳しい説明 5. Ethernet to CPRIデザイン例の詳しい説明 6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ 7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ハードウェアとソフトウェアの要件 1.2. デザインの生成 1.3. ディレクトリー構造 1.4. コンパイル専用プロジェクトのコンパイル 1.5. デザイン例のテストベンチのシミュレーション 1.6. ハードウェアでのデザイン例のコンパイルとコンフィグレーション 1.7. ハードウェア・デザイン例のテスト
1.2. デザインの生成 x
1.2.1. CPRI Multirateデザイン例パラメーター 1.2.2. Ethernet Multirateデザイン例パラメーター 1.2.3. PMA/FEC Direct PHY Multirateデザイン例パラメーター 1.2.4. Ethernet to CPRIデザイン例パラメーター
2. CPRI Multirateデザイン例の詳しい説明 x
2.1. CPRI Multirateデザイン例: 機能の説明 2.2. CPRI Multirateデザイン例: レジスター
2.1. CPRI Multirateデザイン例: 機能の説明 x
2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ 2.1.2. CPRI Multirateハードウェア・デザイン例 2.1.3. CPRI Multirateデザイン例のリセットスキーム
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 x
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 x
3.1.1. PMA/FEC Direct PHY Multirateデザイン例のシミュレーション・テストベンチ 3.1.2. PMA/FEC Direct PHY Multirateハードウェア・デザイン例
4. Ethernet Multirateデザイン例の詳しい説明 x
4.1. Ethernet Multirateデザイン例: 機能の説明 4.2. Ethernet Multirateデザイン例: レジスター
4.1. Ethernet Multirateデザイン例: 機能の説明 x
4.1.1. Ethernet Multirateデザイン例: シミュレーション・テストベンチ 4.1.2. Ethernet Multirateハードウェア・デザイン例
5. Ethernet to CPRIデザイン例の詳しい説明 x
5.1. Ethernet to CPRIデザイン例: 機能の説明 5.2. Ethernet to CPRIデザイン例:レジスター
5.1. Ethernet to CPRIデザイン例: 機能の説明 x
5.1.1. Ethernet to CPRIダイナミック・リコンフィグレーションのデザイン例: シミュレーション・テストベンチ 5.1.2. Ethernet to CPRIダイナミック・リコンフィグレーションのハードウェア・デザイン例
1. クイック・スタート・ガイド
2. CPRI Multirateデザイン例の詳しい説明
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明
4. Ethernet Multirateデザイン例の詳しい説明
5. Ethernet to CPRIデザイン例の詳しい説明
6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ
7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴

2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ

図 7. シミュレーション・テストベンチのブロック図

テストベンチ・プログラムは、 Avalon® メモリーマップド・インターフェイスのアクセス、ステータス、およびコントロール信号を介してテストベンチ・コンポーネントを制御します。 Avalon® メモリーマップド・インターフェイス・アービターは、テストベンチ・プログラムから複数の Avalon® メモリーマップド・インターフェイス・スレーブへの Avalon® メモリーマップド・インターフェイスのアクセスをデコードするために使用されます。

デザイン例のシミュレーション・フロー
  1. テストベンチのパケット往復測定をディスエーブルします。
  2. プロファイル0 (24G RS-FEC) に基づいてCPRI PHY Multirate IP DUTをパワーアップします。
  3. パワーアップ・プロファイルに基づいてテストベンチ変数を初期化します。変数は次のとおりです。
    • cpri_speed: 現在のプロファイルの速度を示します。
    • enable_rsfec: 現在のプロファイルに対してRS-FECがイネーブルであるかディスエーブルであるかを示します。
    • current_dr_profile: 現在のプロファイルのIDを示します。
  4. ダイナミック・リコンフィグレーションを実行します。
  5. テストベンチのエラーフラグを確認し、テストベンチが成功したか失敗したかを判断します。ダイナミック・リコンフィグレーションのトラフィック・テスト後にエラーが発生した場合、このエラーフラグは1に設定されます。
カスタマイズの場合は、DR_NUMおよびDR_SEQ localparamを使用してテストフローをコンフィグレーションします。プロファイルIDはDynamic Reconfiguration IPに渡され、目的のダイナミック・リコンフィグレーション・タスクをコンフィグレーションします。
  • DR_NUM: ダイナミック・リコンフィグレーション移行の数
  • DR_SEQ: ダイナミック・リコンフィグレーション・シーケンス
例えば、24G RS-FEC > 10G > 4.9Gというダイナミック・リコンフィグレーション・シーケンスを実現するとします。localparamの変更は次のとおりです。
  • DR_NUM = 2
  • DR_SEQ = {DR_TO_4P9G, DR_TO_10G};
デザイン例のデフォルトのコンフィグレーションは、次のとおりです。 
localparam DR_TO_24G_RSFEC   = 4'h0;
localparam DR_TO_24G         = 4'h1;
localparam DR_TO_12G_RSFEC   = 4'h2;
localparam DR_TO_12G         = 4'h3;
localparam DR_TO_10G_RSFEC   = 4'h4;
localparam DR_TO_10G         = 4'h5;
localparam DR_TO_9P8G        = 4'h6;
localparam DR_TO_6G          = 4'h7;
localparam DR_TO_4P9G        = 4'h8;
localparam DR_TO_3G          = 4'h9;
localparam DR_TO_2P4G        = 4'ha;
localparam DR_TO_1G          = 4'hb;

localparam DR_NUM = 5;
localparam [3:0] DR_SEQ [DR_NUM-1 : 0] = {DR_TO_24G_RSFEC, DR_TO_2P4G, DR_TO_4P9G, DR_TO_9P8G, DR_TO_10G};
レベル 2 の表題