Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

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ID 710582
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. クイック・スタート・ガイド 2. CPRI Multirateデザイン例の詳しい説明 3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 4. Ethernet Multirateデザイン例の詳しい説明 5. Ethernet to CPRIデザイン例の詳しい説明 6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ 7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ハードウェアとソフトウェアの要件 1.2. デザインの生成 1.3. ディレクトリー構造 1.4. コンパイル専用プロジェクトのコンパイル 1.5. デザイン例のテストベンチのシミュレーション 1.6. ハードウェアでのデザイン例のコンパイルとコンフィグレーション 1.7. ハードウェア・デザイン例のテスト
1.2. デザインの生成 x
1.2.1. CPRI Multirateデザイン例パラメーター 1.2.2. Ethernet Multirateデザイン例パラメーター 1.2.3. PMA/FEC Direct PHY Multirateデザイン例パラメーター 1.2.4. Ethernet to CPRIデザイン例パラメーター
2. CPRI Multirateデザイン例の詳しい説明 x
2.1. CPRI Multirateデザイン例: 機能の説明 2.2. CPRI Multirateデザイン例: レジスター
2.1. CPRI Multirateデザイン例: 機能の説明 x
2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ 2.1.2. CPRI Multirateハードウェア・デザイン例 2.1.3. CPRI Multirateデザイン例のリセットスキーム
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 x
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 x
3.1.1. PMA/FEC Direct PHY Multirateデザイン例のシミュレーション・テストベンチ 3.1.2. PMA/FEC Direct PHY Multirateハードウェア・デザイン例
4. Ethernet Multirateデザイン例の詳しい説明 x
4.1. Ethernet Multirateデザイン例: 機能の説明 4.2. Ethernet Multirateデザイン例: レジスター
4.1. Ethernet Multirateデザイン例: 機能の説明 x
4.1.1. Ethernet Multirateデザイン例: シミュレーション・テストベンチ 4.1.2. Ethernet Multirateハードウェア・デザイン例
5. Ethernet to CPRIデザイン例の詳しい説明 x
5.1. Ethernet to CPRIデザイン例: 機能の説明 5.2. Ethernet to CPRIデザイン例:レジスター
5.1. Ethernet to CPRIデザイン例: 機能の説明 x
5.1.1. Ethernet to CPRIダイナミック・リコンフィグレーションのデザイン例: シミュレーション・テストベンチ 5.1.2. Ethernet to CPRIダイナミック・リコンフィグレーションのハードウェア・デザイン例
1. クイック・スタート・ガイド
2. CPRI Multirateデザイン例の詳しい説明
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明
4. Ethernet Multirateデザイン例の詳しい説明
5. Ethernet to CPRIデザイン例の詳しい説明
6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ
7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴

3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター

表 10.  50G-1ベースバリアントのアドレスマップ
アドレス範囲 (バイト・アドレッシング指定) マッピングする場所
0x00000000 - 0x0001FFFF F-Tile PMA/FEC Direct PHY Intel® FPGA IP Soft CSRレジスターおよびF-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP Reconfiguration Soft CSRレジスター。
注: F-Tile PMA/FEC Direct PHY Soft CSRレジスターについては、F-Tile PMA/FEC Direct PHY Intel FPGA IPレジスターマップを参照してください。参考資料のレジスターアドレスは、ワード・アドレッシング形式ではなくバイト・アドレッシング形式を使用しています。
注: F-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP Reconfiguration Soft CSRレジスターについては、F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IP User Guide内、Soft CSR Registersを参照してください。
0x00800000 - 0x008FFFFF FGTおよびFHT PMAレジスター
0x10000000 - 0x100003FF Dynamic Reconfiguration Controllerレジスター。
注: Dynamic Reconfigurationコントロールおよびステータスレジスターの完全なリストと詳細情報については、 F-Tile Dynamic Reconfiguration Suite Intel FPGA IP User Guide内、Configuration Registersを参照してください。
表 11.  400G-8ベースバリアントのアドレスマップ
アドレス範囲 (バイト・アドレッシング指定) マッピングする場所
0x00000000 - 0x000FFFFF F-Tile PMA/FEC Direct PHY Intel® FPGA IP Soft CSRレジスターおよびF-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP Reconfiguration Soft CSRレジスター。
注: F-Tile PMA/FEC Direct PHY Soft CSRレジスターについては、F-Tile PMA/FEC Direct PHY Intel FPGA IPレジスターマップを参照してください。参考資料のレジスターアドレスは、ワード・アドレッシング形式ではなくバイト・アドレッシング形式を使用しています。
注: F-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP Reconfiguration Soft CSRレジスターについては、F-Tile PMA/FEC Direct PHY Multirate Intel FPGA IPユーザーガイド内、Soft CSR Registersを参照してください。
0x04000000 - 0x047FFFFF FGTおよびFHT PMAレジスター
0x10000000 - 0x100003FF Dynamic Reconfiguration Controllerレジスター。
注: Dynamic Reconfigurationコントロールおよびステータスレジスターの完全なリストと詳細情報については、 F-Tile Dynamic Reconfiguration Suite Intel FPGA IPユーザーガイド内、Configuration Registersを参照してください。
関連情報
レベル 2 の表題