AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項

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ID 683725
日付 4/13/2018
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ドキュメント目次
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1. 参照資料 2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 3. 制御されたシーケンスの設計 4. フォールトトレランス 5. 電源が投入されていないFPGAピンの駆動 6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 x
2.1. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源投入シーケンスの要件 2.2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源切断シーケンスの推奨事項と要件
3. 制御されたシーケンスの設計 x
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) 3.2. 低コストのディスクリート・シーケンサー・デザイン
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) x
3.1.1. PPMCデザイン例 3.1.2. 複数の電源シーケンサー
3.2. 低コストのディスクリート・シーケンサー・デザイン x
3.2.1. 低コスト・シーケンサー回路の説明 3.2.2. 低コストのディスクリート・シーケンサーのシミュレーション結果
4. フォールトトレランス x
4.1. 制御不能な電源喪失イベントの管理 4.2. シーケンシャル・パワーダウンと同時パワーダウン 4.3. クランプ機能付き電圧レギュレーター
5. 電源が投入されていないFPGAピンの駆動 x
5.1. 電源が投入されていないFPGAのLVDS I/Oピンのガイドライン 5.2. 電源が投入されていないFPGAのトランシーバー・ピンのガイドライン
1. 参照資料
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項
3. 制御されたシーケンスの設計
4. フォールトトレランス
5. 電源が投入されていないFPGAピンの駆動
6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴

2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項

インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスは、特別な電源投入/電源切断シーケンスを必要とします。本資料では、いくつかの電源管理オプションについて解説し、デバイスの電源投入および電源切断時の適切なI/O管理についても説明します。電源ソリューションは、完全な電源シーケンスが適切に制御されるように設計してください。

FPGAデバイスへの不要な電流が流れることを防止するには、本資料の要件に従う必要があります。 インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスは、下の表に記載されている条件以外では「ホットソケット」をサポートしません。下の表に、電源投入および電源切断シーケンス中に電源が供給されていないピンが許容可能な範囲も示します。

表 2.  ピンの許容範囲 – 電源投入/電源切断「√」は許容可能、「-」は適用不可を表します。
  電源投入 電源切断
ピンの種類 トライステート GNDに駆動 VCCIOに駆動 < 1.1 Vp-pで駆動 トライステート GNDに駆動 VCCIOに駆動 < 1.1 Vp-pで駆動
3VIOバンク √ - - - √ √ - -
LVDS I/Oバンク √ √ √1 - √ √ √1 -
差動トランシーバー・ピン √ √ - √2 √ √ - √2
関連情報
1 デバイスに電源が投入されていない、あるいは電源投入/電源切断の条件が10 mAである場合の、任意のLVDS I/Oバンクで許容可能な最大電流 (「電源が投入されていないFPGAピンに向けたLVDS I/Oピンのガイドライン」を参照してください)
2 これは、 インテル® Stratix® 10 Lタイル/Hタイルのみに適用されます (「電源が投入されていないFPGAトランシーバー・ピンに向けたトランシーバー・ピンのガイドライン」を参照してください)
レベル 2 の表題