AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項

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ID 683725
日付 4/13/2018
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ドキュメント目次
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1. 参照資料 2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 3. 制御されたシーケンスの設計 4. フォールトトレランス 5. 電源が投入されていないFPGAピンの駆動 6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 x
2.1. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源投入シーケンスの要件 2.2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源切断シーケンスの推奨事項と要件
3. 制御されたシーケンスの設計 x
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) 3.2. 低コストのディスクリート・シーケンサー・デザイン
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) x
3.1.1. PPMCデザイン例 3.1.2. 複数の電源シーケンサー
3.2. 低コストのディスクリート・シーケンサー・デザイン x
3.2.1. 低コスト・シーケンサー回路の説明 3.2.2. 低コストのディスクリート・シーケンサーのシミュレーション結果
4. フォールトトレランス x
4.1. 制御不能な電源喪失イベントの管理 4.2. シーケンシャル・パワーダウンと同時パワーダウン 4.3. クランプ機能付き電圧レギュレーター
5. 電源が投入されていないFPGAピンの駆動 x
5.1. 電源が投入されていないFPGAのLVDS I/Oピンのガイドライン 5.2. 電源が投入されていないFPGAのトランシーバー・ピンのガイドライン
1. 参照資料
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項
3. 制御されたシーケンスの設計
4. フォールトトレランス
5. 電源が投入されていないFPGAピンの駆動
6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴

3.2.1. 低コスト・シーケンサー回路の説明

シンプルで低コストの電源投入/電源切断シーケンサーのデザイン例では、クワッド・コンパレーターIC (U1)、ディスクリート抵抗、コンデンサー (推奨バージョン) を使用しています。
図 9. 低コスト・シーケンサー回路の例


システム待機電圧のVCC_stbyは、コンパレーターのU1Aに電源を供給するため常に存在します。基準電圧Vrefは、抵抗分割器のR3とR4を介してVCC_stbyから生成されます。VrefはコンパレーターU1Aの反転入力に向けた基準電圧です。より正確なVrefは、抵抗R4の代わりに精密に調整されたツェナーダイオードを使用して生成することが可能です。この抵抗ラダー・ネットワークは、抵抗R7、R8、R9、およびR10で構成されています。このラダー・ネットワークは基準電圧V3、V2、V1をさらに分割します。コンパレーター (U1B、U1C、およびU1D) 出力は関連するレギュレーター・イネーブル (En_reg3、En_Reg2、およびEn_Reg1) を駆動します。このような出力は、電圧レギュレーター (図中にはありません) をオン/オフします。S1スイッチは、システムの電源オン/オフスイッチです。

レベル 2 の表題