AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項

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ID 683725
日付 4/13/2018
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ドキュメント目次
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1. 参照資料 2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 3. 制御されたシーケンスの設計 4. フォールトトレランス 5. 電源が投入されていないFPGAピンの駆動 6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 x
2.1. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源投入シーケンスの要件 2.2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源切断シーケンスの推奨事項と要件
3. 制御されたシーケンスの設計 x
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) 3.2. 低コストのディスクリート・シーケンサー・デザイン
3.1. プログラマブル電源管理コントローラー (PPMC) (推奨バージョン) x
3.1.1. PPMCデザイン例 3.1.2. 複数の電源シーケンサー
3.2. 低コストのディスクリート・シーケンサー・デザイン x
3.2.1. 低コスト・シーケンサー回路の説明 3.2.2. 低コストのディスクリート・シーケンサーのシミュレーション結果
4. フォールトトレランス x
4.1. 制御不能な電源喪失イベントの管理 4.2. シーケンシャル・パワーダウンと同時パワーダウン 4.3. クランプ機能付き電圧レギュレーター
5. 電源が投入されていないFPGAピンの駆動 x
5.1. 電源が投入されていないFPGAのLVDS I/Oピンのガイドライン 5.2. 電源が投入されていないFPGAのトランシーバー・ピンのガイドライン
1. 参照資料
2. インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項
3. 制御されたシーケンスの設計
4. フォールトトレランス
5. 電源が投入されていないFPGAピンの駆動
6. AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項 改訂履歴

4.1. 制御不能な電源喪失イベントの管理

ユーティリティー・グリッドの停電、システム電源ケーブルの誤った取り外しなどをはじめとする制御不可能な突然の電源喪失イベントは、システム設計者にとって困難な電源管理シナリオを生み出す可能性があります。 インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10で、このようなタイプの例外を管理するには、電源管理設計に以下の機能が組み込まれていることを確認してください。

  1. 電源喪失検出
  2. シャットダウン時にパワーマネージメント回路を継続して動作させるためのホールドアップ・コンデンサー (潜在的に必要)
  3. シャットダウン中の消費電力を最小限に抑えるためのFPGAおよびシステムへのリセットロジック
  4. シャットダウン・タイムを最小にするための各電源グループに向けた高速放電回路
図 11. フォールト・トレラント・ブロック図 (必須のバージョン)

次の図は、制御不能な電力喪失イベントを管理するための概念的な実装を示しています。

上の図の電源管理回路は、VINハイサイドDC入力電圧から直接給電されていますが、5 Vで動作可能です。 電力喪失イベント中に電源管理回路を継続して動作させるには、CHOLDが必要となる場合があります。CDECAPグループの1~3は、各パワー・レール・グループに関連するデカップリング容量の合計を表します。RDISCHARGEの2～3とそれに関連するパワーFETは、シャッドダウン・シーケンスを開始する際、各パワーグループの電圧を0 Vまで高速で放電が可能です。この高速放電回路は、(自然なRC放電の減衰が非常に低速であるため) 各レールのパワーダウン・サイクルを高速化し、RDISCHARGEを調節することで放電するレールの順序を定義することも可能です。高速放電回路を使用しない場合、シャッドダウン・タイムは非常に長くなることがあり、CHOLDに対してより大きなキャパシタンスが必要となります。

動作理論

システムの稼働中、ハイサイドDC入力はVIN ±10％の許容範囲に維持されます。電力喪失検出回路は、電力喪失イベントのDC入力を継続的にモニターします。この検出回路は、基準電圧が-10％の閾値よりわずかに低い閾値に設定された単純なコンパレーター、または誤った電力中断を区別するために複数の連続サンプリングを使用するアナログ-デジタル・コンバーター (ADC) です。

有効な電源喪失イベントが発生すると、検出回路はシステムへのリセットを生成します。リセット信号はFPGAのNCONFIG信号をLowにプルダウンし、デバイスの動作電流をその静的な静止値まで減少させます。同時に、電力管理回路がシャットダウン・シーケンスを開始するためにトリガーされます。このことは、シャットダウン処理中に電力管理回路をサポートするために必要なCHOLDの値を減少させます。

図 12. 主電源喪失の検出およびシャットダウン・イベント

適切なパワーダウンの実行に電力管理回路が必要とする∆tタイムは、システムの総消費電力と、信頼性の高いシステム電力を維持するために必要なCHOLDコンデンサーによって決定されます。個々の電力グループが逆の順序でディスエーブルされますが、各特定グループのFETもまた、RDISCHARGE抵抗を介してそれぞれの電力レールのグランドへの急速な放電を容易にするために順次オンにされます。瞬間的な放電電流を処理するには、放電用FETと抵抗を適切なサイズ設定する必要があります。放電抵抗は、放電時間の間にシングルパルス電力負荷の処理が可能でなければいけません。処理が可能かどうかは、選択した抵抗のデータシートから判断します。データシートは一般的に、様々な抵抗パッケージサイズに向けたMaximum pulse load power対Pulse durationをプロットしたグラフで、このデータを提供します。コンデンサーに蓄えられたエネルギーとシステム動作の維持に必要な総電力からCHOLDの値を決定します。この値は、次の式で計算されます。

E = ジュール単位でコンデンサーに蓄積されたエネルギー

P = ワット単位の電力

V = ボルト単位の電圧

C = ファラッド単位のキャパシタンス

t = 秒単位のタイム

Eff = レギュレーターの効率パーセンテージ

デザイン例

システムがリセット状態の際に総静止電流が25 AであるFPGAシステム (FPGAリーク電流と総システムスタンバイ電流) の場合、電圧が10 Vから5 Vに低下するに伴いコンデンサーのホールドタイムを1 msにする必要があります。また、電圧レールが0.9 Vであると仮定します。

適切なパワーダウン・シーケンスを完了できるように、電源管理コントローラーが動作を維持するために必要なCHOLDキャパシタンスを決定します。

上の式を適用します。 
CHOLD = (2 * 25 A * 0.9 V * .001 s) / (0.85 * (10^2 -5^2)) = 0.045 / 63.75 µF = 706 µF
レベル 2 の表題