5.4.3. Anti-Tamper Lite Intel® FPGA IP

インテル® Stratix® 10 デバイス・セキュリティー・ユーザーガイド

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ID 683642

日付 9/02/2021

バージョン 21.2

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インテルのみ表示可能 — GUID: avf1627597553513

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Anti-Tamper Lite Intel FPGA IPは、インテル® Quartus® Primeプロ・エディション開発ソフトウェアのIPカタログで入手可能です。このIPにより、改ざんイベントに対するデザインとSDM間の双方向通信が容易になります。

図 20. Anti-Tamper Lite Intel FPGA IP

このIPによって提供される次の信号を、必要に応じてデザインに接続します。

表 5. Anti-Tamper Lite Intel FPGA IP I/O信号
信号名	方向	説明
`gpo_sdm_at_event`	出力	SDMからFPGAファブリック・ロジックへの信号。SDMにより改ざんイベントが検出されたことを示します。FPGAロジックでは、約5ミリ秒で必要なクリーニングを実行し、`gpi_fpga_at_response_done` および `gpi_fpga_at_zeroization_done` 経由でSDMに応答します。SDMによる改ざん応答アクションは、`gpi_fpga_at_response_done` がアサートされた場合や、割り当てられた時間内に応答が受信されなかった場合に続行されます。
`gpi_fpga_at_event`	入力	FPGAからSDMへの割り込み。ユーザーデザインの改ざん検出回路により改ざんイベントが検出され、SDMタンパー応答のトリガーが必要であることを示します。
`gpi_fpga_at_response_done`	入力	FPGAからSDMへの割り込み。FPGAロジックによって必要なクリーニングを実行したことを示します。
`gpi_fpga_at_zeroization_done`	入力	SDMからFPGAファブリック・ロジックへの信号。FPGAロジックによってデザインデータの必要なゼロ化が完了したことを示します。この信号は、`gpi_fpga_at_response_done` がアサートされるとサンプリングされます。