インテル® Cyclone® 10 GXピン配置ガイドラインの備考
注: インテル® は、 インテル® Quartus® Prime 開発ソフトウェア・・デザインの作成、デバイス I/O 割り当て、およびデザインのコンパイルを推奨しています。 インテル® Quartus® Prime 開発ソフトウェアは I/O 割り当てと配置の規則に応じてピン接続を確認します。規則は、デバイス集積度、パッケージ、I/O 割り当て、電圧割り当て、および本資料またはデバイス・ハンドブックで説明されていないその他の要因に基づいてデバイスごとに異なります。
インテル® はこれらのガイドライン推奨事項としてのみ提供しています。設計者は、適切なデバイスの機能性の検証のためにデザインにシミュレーション結果を適用する義務があります。
- これらのピン接続ガイドラインは、 インテル® Cyclone® 10 GXデバイスバリアントに基づいて作成されます。
- 電源のキャパシタンスの値は、デカップリングされる回路の動作周波数全体に供給する必要がある電力量を検討した後に選択します。パワープレーンのターゲット・インピーダンスを、デバイス / 電源の消費電力および電圧降下の要件に基づいて計算します。次に、適切な数のコンデンサーを使用してパワープレーンをデカップリングします。パッケージで上乗せされる等価直列インダクタンス (Equivalent Series Inductance / ESL) の影響により、オンボードのコンデンサーは 100 MHz 以上の周波数ではデカップリングができません。高い周波数でデカップリングをするためには、これに適したボードデザイン手法、たとえばインダクタンスが低いプレーン間 (interplane) キャパシタンスなどを検討する必要があります。
- インテル® Cyclone® 10 GX Early Power Estimator (EPE) を使用して、VCCとその他の電源の電流要件を求めます。 インテル® Quartus® Prime 開発ソフトウェア Power Analyzer を使用して、これとその他の電源の電流要件を求めます。
- これらの電源は、複数の インテル® Cyclone® 10 GXデバイスとパワープレーンを共有できます。
- 電源ピンは BGA からのブレイクアウト・ビアを共有できません。BGA の各ボールが、それぞれ専用のブレイクアウト・ビアを持つ必要があります。
- 例 1 および例 2 では、 インテル® Cyclone® 10 GX デバイスの電源共有ガイドラインが示されています。
- 低ノイズ・スイッチング・レギュレーターは、スイッチ・コントローラー、パワー FET、インダクターおよびその他のサポート・コンポーネントを備えた薄面パッケージのスイッチング・レギュレーター回路です。スイッチング周波数は通常 800 kHz ~ 1 MHz であり、高速な過渡応答を有します。スイッチング周波数範囲は、 インテル® の要件ではありません。ただし、 インテル® は以下の仕様を満たすライン・レギュレーションおよびロード・レギュレーションを必要とします。
- Line Regulation < 0.4%
- Load Regulation < 1.2%
- インテル® Cyclone® 10 GX デバイスのモジュラー I/O バンク数は、デバイス集積度によって異なります。特定のデバイスのインデックスについて詳しくは、インテル Cyclone 10 GX デバイス・ハンドブックの「I/O バンク」の項を参照してください。
- AC カップリングのリンクでは、AC カップリングのコンデンサーをチャネルの任意の位置に配置できます。PCI Express プロトコルでは、アダプターの脱着を可能にするために、AC カップリングのコンデンサーをインターフェイスのトランスミッター側に配置する必要があります。
- これらのピンに対するデカップリングは、それぞれのボードのデザインにおけるデカップリング要件に依存します。
- 1.8V 以上の電圧をVREFB[[2][A,J,K, L], [3][A,B]]N0ピンに接続しないでください。3V I/O バンクでは、未使用のVREFピンを GND に接続してください。