インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン

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ID 683417
日付 11/06/2017
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ドキュメント目次
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インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン
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インテル® Cyclone® 10 GX ピン接続ガイドライン インテル® Cyclone® 10 GXデバイスの電源共有ガイドライン インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Cyclone® 10 GX ピン接続ガイドライン x
クロックおよび PLL ピン 専用コンフィグレーション / JTAG ピン オプショナル / 兼用コンフィグレーション・ピン 差動 I/O ピン 外部メモリー・インターフェイス・ピン 電圧センサーピン リファレンス・ピン 電源供給ピン トランシーバー・ピン インテル® Cyclone® 10 GXピン配置ガイドラインの備考
インテル® Cyclone® 10 GXデバイスの電源共有ガイドライン x
例 1— インテル® Cyclone® 10 GX 例 2— インテル® Cyclone® 10 GX
インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン

差動 I/O ピン

注: インテル® は インテル® Quartus® Prime 開発ソフトウェア・デザインの作成、デバイス I/O 割り当て、およびデザインのコンパイルを推奨しています。 インテル® Quartus® Prime 開発ソフトウェアは I/O 割り当てと配置の規則に応じてピン接続を確認します。規則は、デバイス集積度、パッケージ、I/O 割り当て、電圧割り当て、および本資料またはデバイス・ハンドブックで説明されていないその他の要因に基づいてデバイスごとに異なります。
表 4.  差動 I/O ピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン
LVDS[2,3][A,B,J,K,L]_[1:24]p 、 LVDS[2,3][A,B,J,K,L]_[1:24]n I/O、TX/RX チャネル カラムの I/O バンクに、真の LVDS レシーバーおよびトランスミッター・チャネルがあります。各 I/O のペアを、LVDS レシーバーまたは LVDS トランスミッターとしてコンフィグレーションできます。末尾が「p」のピンは、差動チャネルの正の信号を伝達します。末尾が「n」のピンは、差動チャネルの負の信号を伝達します。差動信号として使用しない場合は、これらのピンはユーザー I/O ピンとして使用できます。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
レベル 2 の表題