インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン

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ID 683417
日付 11/06/2017
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インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン
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インテル® Cyclone® 10 GX ピン接続ガイドライン インテル® Cyclone® 10 GXデバイスの電源共有ガイドライン インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Cyclone® 10 GX ピン接続ガイドライン x
クロックおよび PLL ピン 専用コンフィグレーション / JTAG ピン オプショナル / 兼用コンフィグレーション・ピン 差動 I/O ピン 外部メモリー・インターフェイス・ピン 電圧センサーピン リファレンス・ピン 電源供給ピン トランシーバー・ピン インテル® Cyclone® 10 GXピン配置ガイドラインの備考
インテル® Cyclone® 10 GXデバイスの電源共有ガイドライン x
例 1— インテル® Cyclone® 10 GX 例 2— インテル® Cyclone® 10 GX
インテル® Cyclone® 10 GX デバイスファミリー・ピン接続ガイドライン

外部メモリー・インターフェイス・ピン

注: インテル® は インテル® Quartus® Prime 開発ソフトウェア・デザインの作成、デバイス I/O 割り当て、およびデザインのコンパイルを推奨しています。 インテル® Quartus® Prime 開発ソフトウェアは I/O 割り当てと配置の規則に応じてピン接続を確認します。規則は、デバイス集積度、パッケージ、I/O 割り当て、電圧割り当て、および本資料またはデバイス・ハンドブックで説明されていないその他の要因に基づいてデバイスごとに異なります。
表 5.  外部メモリー・インターフェイス・ピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン
DQS[#] I/O、双方向 外部メモリー・インターフェイスで使用するオプショナル・データ・ストローブ信号です。これらのピンは DQS 専用の位相シフト回路に駆動します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DQSn[#] I/O、双方向 外部メモリー・インターフェイスで使用する相補データ・ストローブ信号です。これらのピンは DQS 専用の位相シフト回路に駆動します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DQ[#] I/O、双方向 外部メモリー・インターフェイスで使用するオプションのデータ信号です。デザインされた DQ バス内の DQ ビットの順序は重要ではありません。ただし、DQ バスの幅の異なるメモリー・インターフェイスへの移行を予定している場合は、ピン割り当ての際に注意が必要です。ピンリストで関連するすべての DQS カラムにわたって使用可能な DQ ピンを解析します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DQS[#]_[#] I/O、双方向 外部メモリー・インターフェイスで使用するオプションのデータストローブ信号です。これらのピンは DQS 専用の位相シフト回路に駆動します。シフトされた DQS 信号はな内部ロジックに駆動されます。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DQSn[#]_[#] I/O、双方向 外部メモリー・インターフェイスで使用するオプションの相補データストローブ信号です。これらのピンは DQS 専用の位相シフト回路に駆動します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DQ[#]_[#]_[#] I/O、双方向 外部メモリー・インターフェイスで使用するオプショナンのデータ信号です。デザインされた DQ バス内の DQ ビットの順序は重要ではありません。ただし、DQ バスの幅の異なるメモリー・インターフェイスへの移行を予定している場合は、ピン割り当ての際に注意が必要です。ピンリストで関連するすべての DQS カラムにわたって使用可能な DQ ピンを解析します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
DM[#]_[#] I/O、出力 オプションの書き込みデータマスクで、書き込み時に DQ にエッジで整列します。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
RESET_N_0 I/O、出力 アクティブ Low のリセット信号です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
A_[#] I/O、出力 DDR3 SDRAM のアドレス入力です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
BA_[#] I/O、出力 DDR3 SDRAM のバンクアドレス入力です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CK_[#] I/O、出力 外部メモリーデバイスの入力クロックです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CK_N_[#] I/O、出力 外部メモリーデバイスの入力クロック、反転 CK です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CKE_[#] I/O、出力 High 信号イネーブルクロック、Low 信号ディスエーブル・クロックです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CS_N_[#] I/O、出力 アクティブ Low のチップセレクトです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CA_[#]_[#] I/O、出力 LPDDR3 SDRAM のコマンドおよびアドレス入力です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
ODT_[#] I/O、出力 終端抵抗を各ピンに設定するダイ終端信号です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
WE_N_0 I/O、出力 DDR3 SDRAM およびすべてのサポートされているプロトコル用の書き込みイネーブル入力です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CAS_N_0 I/O、出力 DDR3 のカラム・アドレス・ストローブです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
RAS_N_0 I/O、出力 DDR3 SDRAM のロウ・アドレス・ストローブ信号です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
ALERT_N_0 I/O、入力 特定のアラートまたはイベントが発生したことをシステムのメモリー・コントローラーに示すアラート入力です。

未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。

PAR_0 I/O、出力 コマンドとアドレスのパリティー出力です。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
CFG_N_0 I/O、出力 コンフィグレーション・ビットです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
LBK[#]_N_0 I/O、出力 ループバック・モードです。 未使用ピンの接続は、 インテル® Quartus® Prime 開発ソフトウェア開発ソフトウェアで定義されているとおりに行います。
レベル 2 の表題