AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

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ID 683185
日付 6/09/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート x
1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ 1.4. ハードウェアのチェックアウト方法 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポートの改訂履歴 1.9. 付録
1.4. ハードウェアのチェックアウト方法 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 1.4.3. 決定論的レイテンシー (サブクラス1)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント 1.4.1.2. 拡張マルチブロックのアライメント
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

1.6. テスト結果

次の表に、考えられる結果とその定義を示します。

表 6.  結果の定義
結果 定義
PASS テスト対象デバイス (DUT) は適合する動作を示すことが観察されています。
コメント付きのPASS DUTは適合する動作を示すことが観察されています。ただし、状況についての追加説明が含まれています (例: 時間制限のため、テストの一部のみを実行している)。
FAIL DUTは適合しない動作を示すことが観察されています。
警告 DUTは非推奨の動作を示すことが観察されています。
コメントを参照 観察からは、有効な合格または不合格を特定することができていません。状況についての追加説明が含まれています。

次の表は、さまざまなL、M、F、データレート、サンプリング・クロック、リンククロック、SYSREF周波数の値でのテストケースSHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1/TL.2/TL.3、TL.4の結果を示しています。

表 7.  テストケースSHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1/TL.2/TL.3、TL.4の結果
テスト番号 L M F データレート

(Gbps)

 ADCサンプリング・クロック

(MHz)

 リンククロック

(MHz)

 結果
1 8 2 8 9.9 3000 75.00 PASS
2 6 1 2 10.3125 2500 78.125 PASS
3 6 2 2 10.3125 2500 78.125 PASS
4 4 1 1 10.3125 2500 78.125 PASS
5 4 2 1 10.3125 2500 78.125 PASS
6 4 2 2 10.3125 2500 78.125 PASS
7 4 4 2 10.3125 2500 78.125 PASS
8 2 2 2 10.3125 2500 78.125 PASS
9 2 4 4 10.3125 2500 78.125 PASS
10 8 8 1 9.9 3000 75.00 PASS
11 6 6 1 10.3125 2500 78.125 PASS
12 8 2 8 17.16 5200 130.00 PASS
13 6 1 2 16.5 4000 125.00 PASS
14 6 2 2 16.5 4000 125.00 PASS
15 4 1 1 16.5 4000 125.00 PASS
16 4 2 1 16.5 4000 125.00 PASS
17 4 2 2 16.5 4000 125.00 PASS
18 4 4 2 16.5 4000 125.00 PASS
19 2 2 2 16.5 4000 125.00 PASS
20 2 4 4 16.5 4000 125.00 PASS
21 8 8 1 17.16 5200 130.00 PASS
22 6 6 1 16.5 4000 125.00 PASS

次の表は、さまざまなL、M、F、データレート、サンプリング・クロック、リンククロック、SYSREF周波数の値でのテストケースDL.1、DL.2、DL.3の結果を示しています。

表 8.  決定論的レイテンシーテストの結果
テスト L M F データレート (Gbps) ADCサンプリング・クロック (MHz) リンククロック (MHz) 結果 RBDカウント リンククロックのレイテンシー・サイクル
DL.1 8 2 8 9.9 3000 75.00 PASS 4 29
DL.2 8 2 8 9.9 3000 75.00 PASS
DL.3 8 2 8 9.9 3000 75.00 PASS
DL.1 6 1 2 10.3125 2500 78.125 PASS 4 30
DL.2 6 1 2 10.3125 2500 78.125 PASS
DL.3 6 1 2 10.3125 2500 78.125 PASS
DL.1 6 2 2 10.3125 2500 78.125 PASS 4 30
DL.2 6 2 2 10.3125 2500 78.125 PASS
DL.3 6 2 2 10.3125 2500 78.125 PASS
DL.1 4 1 1 10.3125 2500 78.125 PASS 4 30
DL.2 4 1 1 10.3125 2500 78.125 PASS
DL.3 4 1 1 10.3125 2500 78.125 PASS
DL.1 4 2 1 10.3125 2500 78.125 PASS 4 30
DL.2 4 2 1 10.3125 2500 78.125 PASS
DL.3 4 2 1 10.3125 2500 78.125 PASS
DL.1 4 2 2 10.3125 2500 78.125 PASS 4 該当なし 10
DL.2 4 2 2 10.3125 2500 78.125 PASS
DL.1 4 4 2 10.3125 2500 78.125 PASS 4 該当なし10
DL.2 4 4 2 10.3125 2500 78.125 PASS
DL.1 2 2 2 10.3125 2500 78.125 PASS 4 該当なし10
DL.2 2 2 2 10.3125 2500 78.125 PASS
DL.1 2 4 4 10.3125 2500 78.125 PASS 4 該当なし10
DL.2 2 4 4 10.3125 2500 78.125 PASS
DL.1 8 8 1 9.9 3000 75.00 PASS 4 該当なし10
DL.2 8 8 1 9.9 3000 75.00 PASS
DL.1 6 6 1 10.3125 2500 78.125 PASS 4 該当なし10
DL.2 6 6 1 10.3125 2500 78.125 PASS
DL.1 8 2 8 17.16 5200 130.00 PASS 5 30
DL.2 8 2 8 17.16 5200 130.00 PASS
DL.3 8 2 8 17.16 5200 130.00 PASS
DL.1 6 1 2 16.5 4000 125.00 PASS 5 30
DL.2 6 1 2 16.5 4000 125.00 PASS
DL.3 6 1 2 16.5 4000 125.00 PASS
DL.1 6 2 2 16.5 4000 125.00 PASS 5 30
DL.2 6 2 2 16.5 4000 125.00 PASS
DL.3 6 2 2 16.5 4000 125.00 PASS
DL.1 4 1 1 16.5 4000 125.00 PASS 5 30
DL.2 4 1 1 16.5 4000 125.00 PASS
DL.3 4 1 1 16.5 4000 125.00 PASS
DL.1 4 2 1 16.5 4000 125.00 PASS 5 31
DL.2 4 2 1 16.5 4000 125.00 PASS
DL.3 4 2 1 16.5 4000 125.00 PASS
DL.1 4 2 2 16.5 4000 125.00 PASS 5 該当なし10
DL.2 4 2 2 16.5 4000 125.00 PASS
DL.1 4 4 2 16.5 4000 125.00 PASS 5 該当なし10
DL.2 4 4 2 16.5 4000 125.00 PASS
DL.1 2 2 2 16.5 4000 125.00 PASS 5 該当なし10
DL.2 2 2 2 16.5 4000 125.00 PASS
DL.1 2 4 4 16.5 4000 125.00 PASS 5 該当なし10
DL.2 2 4 4 16.5 4000 125.00 PASS
DL.1 8 8 1 17.16 5200 130.00 PASS 5 該当なし10
DL.2 8 8 1 17.16 5200 130.00 PASS
DL.1 6 6 1 16.5 4000 125.00 PASS 5 該当なし10
DL.2 6 6 1 16.5 4000 125.00 PASS
10 デバイスでデシメーションまたはJESDテストパターン (ランプ/短い/長いトランスポート・テスト・パターン) が有効になっている場合、ADC12DJ5200RFのタイムスタンプ機能はサポートされません。よって、これらのモードの遅延は測定されません。
レベル 2 の表題