AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

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ID 683185
日付 6/09/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート x
1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ 1.4. ハードウェアのチェックアウト方法 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポートの改訂履歴 1.9. 付録
1.4. ハードウェアのチェックアウト方法 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 1.4.3. 決定論的レイテンシー (サブクラス1)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント 1.4.1.2. 拡張マルチブロックのアライメント
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

1.4.1.2. 拡張マルチブロックのアライメント

表 2.  拡張マルチブロック・アライメントのテストケース
テストケース 目的 説明 合格基準
EMBA.1 同期ヘッダーロックのアサート後にのみ拡張マルチブロック・ロックがアサートされるかを確認します。 <ip_variant_name> _base.vの次の信号がタップされます。
  • j204c_rx_emb_lock
  • j204c_rx_sh_lock
  • j204c_rx_int 2
  • j204c_rx_emb_lockがj204c_rx_sh_lockのアサート後にアサートされる
  • エラーがない場合は、j204c_rx_int信号がデアサートされる
EMBA.2 拡張マルチブロック・ロックのステータスが安定しており (拡張マルチブロック・ロック後、またはエラスティック・バッファーが解放されるまで)、無効なマルチブロックがないかを確認します。 <ip_variant_name> _base.vの次の信号がタップされます。
  • j204c_rx_emb_lock
  • j204c_rx_int 2
  • j204c_rx_emb_lockがアサートされた状態で維持される
  • エラーがない場合は、j204c_rx_int信号がデアサートされる
EMBA.3 レーンのアライメントを確認します。 <ip_variant_name> _base.vの次の信号がタップされます。
  • j204c_rx_dev_lane_align
  • j204c_rx_int 2
  • j204c_rx_dev_lane_alignがj204c_rx_emb_lockのアサートと次のLEMCイベント後にアサートされる
  • エラーがない場合は、j204c_rx_int信号がデアサートされる
2 合格基準に対しては、デフォルトで有効になっているエラー割り込みで十分です。
レベル 2 の表題