AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

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日付 6/09/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート
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1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ 1.4. ハードウェアのチェックアウト方法 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポートの改訂履歴 1.9. 付録
1.4. ハードウェアのチェックアウト方法 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 1.4.3. 決定論的レイテンシー (サブクラス1)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント 1.4.1.2. 拡張マルチブロックのアライメント
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

1.4.1. レシーバーのデータリンク層

このテスト領域は、同期ヘッダー・アライメント (SHA) と拡張マルチブロック・アライメント (EMBA) のテストケースに対応します。

リンクの起動時、レシーバーのリセット後に、JESD204C Intel® FPGA IPはADCによって送信される同期ヘッダーストリームの検索を開始します。Signal Tapロジック・アナライザー・ツールは、レシーバーのデータリンク層の動作を監視します。

レベル 2 の表題