AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

ダウンロード PDF
ID 683185
日付 6/09/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート x
1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ 1.4. ハードウェアのチェックアウト方法 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポートの改訂履歴 1.9. 付録
1.4. ハードウェアのチェックアウト方法 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 1.4.3. 決定論的レイテンシー (サブクラス1)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント 1.4.1.2. 拡張マルチブロックのアライメント
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ

ADC12DJxx00RF EVMソフトウェアは、ADC12DJ5200RFデバイス、LMK61E2プログラマブル・オシレーター、LMK04828クロック・ジェネレーター、およびJESD204Cのリンク操作に向けたLMX2594周波数シンセサイザーをコンフィグレーションします。各パラメーターのコンフィグレーションに向けたセットアップ・ファイルは、ソフトウェアのインストールに含まれています。LMK61E2、LMK04828、LMX2594、およびADC12DJ5200RFモジュールを正しい設定と順序でコンフィグレーションし、JESD204CリンクがターゲットのデータレートとJESD204Cリンクのパラメーターで動作するようにします。

次の手順に従い、ADC12DJ5200RF EVMグラフィカル・ユーザー・インターフェイス (GUI) を介してコンフィグレーションをセットアップします。

  1. クロックモジュールをコンフィグレーションします。それには、GUIのScript→Load Config Scriptメニューオプションからコンフィグレーションをロードします。
    注: GUIのLoad Config Scriptオプションを使用し、ADC12DJ5200RF EVMのクロックとADCをコンフィグレーションし、次に定義されているフローでテストを実行します。Program clocks and ADCオプションは使用しません。
  2. クロックモジュールのコンフィグレーション・スクリプトを次の順序でロードします。
    1. LMK61E2_xxxM.cfg
    2. LMK04828_JMODE30_to_39.cfg
    3. LMX2594_xxxxM_xxxM.cfg
  3. 次のコンフィグレーション・ファイルを指定されているレーンレートに使用します。
    レーンレート (Gbps) コンフィグレーション・ファイル (.cfg)
    9.9 LMK61E2_150M
    10.3125 LMK61E2_156p25M
    16.5 LMK61E2_250M
    17.6 LMK61E2_260M
  4. ADC12DJ5200RFデバイスでサポートされるすべてのレーンレートとJESD204C 64B/66Bモードでは、LMK04828_JMODE30_to_39.cfgファイルを使用します。このファイルに次の変更を加えて使用することで、LMX2594のSYSREFREQピンにSYSREFを提供します。
    • 0x134 0x20 // Set SDCLKout13_MUX to SYSREF output & Bypass SDCLKout13 delay
    • 0x137 0x11 // Set SDCLKout13 output format to LVDS
  5. 次のLMX2594コンフィグレーション・ファイルを指定されているレーンレートに使用し、対応する変更を加えてSYSREF REPEATERモードを有効にします。
    レーンレート (Gbps) コンフィグレーション・ファイル (.cfg) 変更
    9.9 LMKX2594_3000M_150M
    • 0x4B 0x0840 //[10:6]CHDIV
    • 0x49 0x06E4 //SYSREF Delay Control-Mi
    • 0x47 0x008D //[3]SYSREF_EN-1, [2]SYSREF_REPEAT-1
    • 0x3A 0x0001 //[15]SYSREFREQ Pin enable
    • 0x2E 0x07FE //[1:0]RFoutB MUX - SYSREF
    • 0x2C 0x1F23 //[7]RFoutB - Power UP
    • 0x25 0x0404 //[13:8]PFD_DLY_SEL
    • 0x24 0x0050 //PLL_N
    • 0x0C 0x5004 //PLL_R_PRE
    • 0x0B 0x0018 //[11:4]PLL_R
    • 0x04 0x0F43 //[15:8]ACAL_CMP_DLY
    • 0x01 0x0808 //CAL_CLK_DIV
    • 0x00 0x6418 //[14]VCO_PHASE_SYNC_EN - required for SYSREF_REPEAT
    10.3125 LMKX2594_2500M_156p25M
    • 0x4B 0x0840 //[10:6]CHDIV
    • 0x49 0x06E4 //SYSREF Delay Control-Min
    • 0x47 0x008D //[3]SYSREF_EN-1, [2]SYSREF_REPEAT-1
    • 0x3A 0x0001 //[15]SYSREFREQ Pin enable
    • 0x2E 0x07FE //[1:0]RFoutB MUX - SYSREF
    • 0x2C 0x1F23 //[7]RFoutB - Power UP
    • 0x25 0x0304 //[13:8]PFD_DLY_SEL
    • 0x24 0x0040 //PLL_N
    • 0x0C 0x5004 //PLL_R_PRE
    • 0x0B 0x0018 //[11:4]PLL_R
    • 0x04 0x1043 //[15:8]ACAL_CMP_DLY
    • 0x01 0x0808 //CAL_CLK_DIV
    • 0x00 0x6418 //[14]VCO_PHASE_SYNC_EN - required for SYSREF_REPEAT
    16.5 LMKX2594_4000M_250M
    • 0x4B 0x0800 //[10:6]CHDIV
    • 0x49 0x06E4 //SYSREF Delay Control-Min
    • 0x47 0x008D //[3]SYSREF_EN-1, [2]SYSREF_REPEAT-1
    • 0x3A 0x0001 //[15]SYSREFREQ Pin enable
    • 0x2E 0x07FE //[1:0]RFoutB MUX - SYSREF
    • 0x2C 0x1F23 //[7]RFoutB - Power UP
    • 0x25 0x0304 //[13:8]PFD_DLY_SEL
    • 0x24 0x0040 //PLL_N
    • 0x0C 0x5004 //PLL_R_PRE
    • 0x0B 0x0028 //[11:4]PLL_R
    • 0x04 0x0C43 //[15:8]ACAL_CMP_DLY
    • 0x01 0x0809 //CAL_CLK_DIV
    • 0x00 0x6418 //[14]VCO_PHASE_SYNC_EN - required for SYSREF_REPEAT
    17.16 LMKX2594_5200M_260M
    • 0x4B 0x0800 //[10:6]CHDIV
    • 0x49 0x06E4 //SYSREF Delay Control-Min
    • 0x47 0x008D //[3]SYSREF_EN-1, [2]SYSREF_REPEAT-1
    • 0x3A 0x0001 //[15]SYSREFREQ Pin enable
    • 0x2E 0x07FE //[1:0]RFoutB MUX - SYSREF
    • 0x2C 0x1F23 //[7]RFoutB - Power UP
    • 0x25 0x0404 //[13:8]PFD_DLY_SEL
    • 0x24 0x0028 //PLL_N
    • 0x0C 0x5004 //PLL_R_PRE
    • 0x0B 0x0018 //[11:4]PLL_R
    • 0x04 0x0D43 //[15:8]ACAL_CMP_DLY
    • 0x01 0x0809 //CAL_CLK_DIV
    • 0x00 0x6418 //[14]VCO_PHASE_SYNC_EN - required for SYSREF_REPEAT
  6. JESD204C Intel® FPGA IPのデザイン例を使用してFPGAをコンフィグレーションします。PMAパラメーターのGS1-2、GS2-2、RF-B0-3、RF_B1-4およびSYSREFを設定し、FMC+コネクターからの外部SYSREFを使用します。JESD204C Intel® FPGA IPデザイン例のSYSREFジェネレーターからのSYSREFは使用しません。
  7. ADC12DJ5200RFデバイスをサポートされているJESD204Cリンク・パラメーターにコンフィグレーションします。それには、コンフィグレーション・スクリプトをGUIのScript→Load Config Scriptメニューオプションからロードします。
  8. 次のADC12DJ5200RFデバイス・コンフィグレーション・ファイルを使用し、対応する変更を加えることで、指定されているモードのトランスポート層のテストを行います。
    LMF コンフィグレーション・ファイル (.cfg) 変更
    828 ADC12DJxx00RF_JMODE31
    • 0x0204 0x01 // Use SYNCSE input, offset binary data, scrambler enabled
    • 0x0205 0x05 // Transport Layer test mode
    • 0x0048 0x00 // Set serializer pre-emphasis to 0
    622 ADC12DJxx00RF_JMODE33
    411 ADC12DJxx00RF_JMODE34
    421 ADC12DJxx00RF_JMODE35
    422 ADC12DJxx00RF_JMODE36
    442 ADC12DJxx00RF_JMODE37
    222 ADC12DJxx00RF_JMODE38
    244 ADC12DJxx00RF_JMODE39
    881 ADC12DJxx00RF_JMODE30
    • 0x0204 0x01 // Use SYNCSE input, offset binary data, scrambler enabled
    • 0x0205 0x04 // Ramp test mode
    • 0x0048 0x00 // Set serializer pre-emphasis to 0
    661 ADC12DJxx00RF_JMODE32
  9. 次のADC12DJ5200RFデバイス・コンフィグレーション・ファイルを使用し、対応する変更を加えることで、指定されているモードの決定論的なレイテンシー測定を行います。
    LMF コンフィグレーション・ファイル (.cfg) 変更
    828 ADC12DJxx00RF_JMODE31
    • 0x0061 0x00 // Clear CAL_EN (always after JESD_EN)
    • 0x0029 0x7x // Enable SYSREF Processing, SYSREF receiver circuit, SYSREF_ZOOM & [3:0]SYSREF_SEL (ADC12DJ5200RFデータシートのセクション7.3.6.3.1に基づき設定します)
    • 0x002A 0x02 // Enable SYSREF LVPECL
    • 0x002A 0x02 // Enable SYSREF LVPECL
    • 0x003B 0x03 // TMSTP_RECV_EN, TMSTP_LVPECL_EN
    • 0x0160 0x01 // TIME_STAMP_EN
    612 ADC12DJxx00RF_JMODE32
    622 ADC12DJxx00RF_JMODE33
    411 ADC12DJxx00RF_JMODE34
    421 ADC12DJxx00RF_JMODE35
    422 ADC12DJxx00RF_JMODE36
    442 ADC12DJxx00RF_JMODE37
    222 ADC12DJxx00RF_JMODE38
    244 ADC12DJxx00RF_JMODE39
    881 ADC12DJxx00RF_JMODE30
    • 0x002A 0x02 // Enable SYSREF LVPECL
    • 0x003B 0x03 // TMSTP_RECV_EN, TMSTP_LVPECL_EN
    • 0x0160 0x01 // TIME_STAMP_EN
    661 ADC12DJxx00RF_JMODE32
レベル 2 の表題