AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

ダウンロード PDF
ID 683185
日付 6/09/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート x
1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ADC12DJxx00RF EVMソフトウェアとJESD204Cデザイン例のセットアップ 1.4. ハードウェアのチェックアウト方法 1.5. JESD204C Intel® FPGA IPとADCのコンフィグレーション 1.6. テスト結果 1.7. テスト結果に関するコメント 1.8. AN 909: インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポートの改訂履歴 1.9. 付録
1.4. ハードウェアのチェックアウト方法 x
1.4.1. レシーバーのデータリンク層 1.4.2. レシーバーのトランスポート層 1.4.3. 決定論的レイテンシー (サブクラス1)
1.4.1. レシーバーのデータリンク層 x
1.4.1.1. 同期ヘッダーのアライメント 1.4.1.2. 拡張マルチブロックのアライメント
1. インテル® Stratix® 10デバイスにおけるJESD204C Intel® FPGA IPとTI ADC12DJ5200RFの相互運用性レポート

1.4.1.1. 同期ヘッダーのアライメント

表 1.  同期ヘッダー・アライメントのテストケース
テストケース 目的 説明 合格基準
SHA.1 リセットシーケンスの完了後に同期ヘッダーロックがアサートされるかを確認します。 <ip_variant_name> _base.vの次の信号がタップされます。
  • j204c_rx_rst_n
  • j204c_rx_sh_lock
  • j204c_rx_int 1

rxlink_clkをSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_sh_lockが_j204c_rx_rst_nのデアサート後にアサートされる
  • エラーがない場合は、j204c_rx_int信号がデアサートされる
SHA.2 同期ヘッダーロックが達成されて (または拡張マルチブロック・アライメント・フェーズ時)、安定した後に同期ヘッダーロックのステータスを確認します。 <ip_variant_name> _base.vの次の信号がタップされます。
  • j204c_rx_sh_lock
  • j204c_rx_int 1

rxlink_clkをSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_sh_lockがアサートされる
  • エラーがない場合は、j204c_rx_int信号がデアサートされる
1 合格基準に対しては、デフォルトで有効になっているエラー割り込みで十分です。
レベル 2 の表題