1.4.3. 決定論的レイテンシー (サブクラス1)
ADC12DJ5200RF EVMのオンボード・クロック・オプションをコンフィグレーションし、ADC12DJ5200RFとFPGAのJESD204C Intel® FPGA IPの両方に周期的なSYSREFを必要な拡張マルチブロックの期間で提供します。
図 4. 決定論的レイテンシー測定ブロックの図
ADC12DJ5200RFのタイムスタンプ機能 (ADC12DJ5200RFデータシートのTimestampセクションを参照) は、データのレイテンシー測定に向けて有効になっています。
決定論的レイテンシー測定ブロックは、決定論的なレイテンシーをチェックします。それには、リンク確立後、またはj204c_rx_avst_validのアサート後に、TMSTPのアサートとすべてのサンプルのLSBビットの論理ORの間のリンク・クロック・カウント数をRX JESD204C Intel® FPGA IPの出力で測定します。
図 5. 決定論的レイテンシー測定のタイミング図
のセットアップでは、3つのテストケースを定義し、決定論的なレイテンシーを証明しています。JESD204C Intel® FPGA IPは、継続的なSYSREF検出を行います。
| テストケース | 目的 | 説明 | 合格基準 |
|---|---|---|---|
| DL.1 | FPGA SYSREFの単一の検出を確認します。 | FPGAがSYSREFパルスの最初の立ち上がりエッジを検出することを確認します。
|
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| DL.2 | SYSREFのキャプチャーを確認します。 | FPGAとADCがSYSREFを正しくキャプチャーすることを確認し、LEMカウンターを再起動します。FPGAとADCもまた、繰り返しリセットされます。
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SYSREFが正しくキャプチャーされ、LEMカウンターが再起動している場合、それぞれのリセットでは、rbd_countの値が1から2リンククロック内のみでドリフトし、ワーストケースのパワーサイクル変動に対応している必要があります。 |
| DL.3 | ユーザー・データ・フェーズ時のデータのレイテンシーを確認します。 | データのレイテンシーがすべてのFPGAおよびADCのリセットとパワーサイクルで一貫していることを確認します (図 4 で示されているADC12DJ5200RFのタイムスタンプ機能を使用します)。 | リンククロックのカウント値が、少なくとも10回のパワー・サイクル・テストで1から2リンククロック内のみでドリフトしている必要があります。 |