インテル® Quartus® Prime タイミング・アナライザー・クックブック

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ID 683081
日付 11/21/2017
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インテル® Quartus® Prime タイミング・アナライザー・クックブック
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クロックと生成クロック I/O制約 例外 その他 改訂履歴
クロックと生成クロック x
50/50ではない基本的なデューティー・サイクル・クロック オフセットクロック -divide_byを使用した基本的なクロック・ディバイダー トグルレジスターによるクロックの生成 PLLクロック マルチ周波数解析
マルチ周波数解析 x
クロック・マルチプレクサ 外部からクロックを切り替える PLLクロック・スイッチオーバー
I/O制約 x
仮想クロックを使用した入力遅延と出力遅延 トライステート出力 トライステート出力ポートの制約 システム同期入力 システム同期出力 I/Oタイミング要件 (tSU、tH、およびtCO)
例外 x
マルチサイクル例外 フォルスパス
その他 x
JTAG信号 複数のクロックを使用した入力遅延と出力遅延 クロック・イネーブル・マルチサイクル
インテル® Quartus® Prime タイミング・アナライザー・クックブック

トライステート出力

トライステート出力は、有効なデータ信号またはハイインピーダンス信号のいずれかを出力ポートまたはI/Oポートからドライブすることを可能とします。 どちらの信号のタイミングも、デザインの全体的なシステムのタイミングにおいて重要となります。

トライステート出力のタイミング制約は、通常の出力ポートと同じです。

図 11. トライステート・バッファーによって供給される一般的な出力

トライステート出力ポートの制約

# Base clock
create_clock [get_ports {clk}] \
        -name {clk} \
        -period 10.0 \
        -waveform {0.0 5.0}
# Virtual clock for the output port
create_clock  \
        -name {clk_virt} \
        -period 10.0 \
        -waveform {0.0 5.0}
# Output constraints
set_output_delay 2.0 \
        -max \
        -clock [get_clocks {clk_virt}] \
        [get_ports {tri_out}]
set_output_delay 1.0 \
        -min \
        -clock [get_clocks {clk_virt}] \
        [get_ports {tri_out}]
レベル 2 の表題