インテル® Quartus® Prime タイミング・アナライザー・クックブック

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ID 683081
日付 11/21/2017
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インテル® Quartus® Prime タイミング・アナライザー・クックブック
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クロックと生成クロック I/O制約 例外 その他 改訂履歴
クロックと生成クロック x
50/50ではない基本的なデューティー・サイクル・クロック 60/40デューティー・サイクル・クロックの制約 オフセットクロック -divide_byを使用した基本的なクロック・ディバイダー トグルレジスターによるクロックの生成 PLLクロック マルチ周波数解析
マルチ周波数解析 x
クロック・マルチプレクサ 外部からクロックを切り替える PLLクロック・スイッチオーバー
I/O制約 x
仮想クロックを使用した入力遅延と出力遅延 トライステート出力 システム同期入力 システム同期出力 I/Oタイミング要件 (tSU、tH、およびtCO)
例外 x
マルチサイクル例外 フォルスパス
その他 x
JTAG信号 複数のクロックを使用した入力遅延と出力遅延 クロック・イネーブル・マルチサイクル
インテル® Quartus® Prime タイミング・アナライザー・クックブック

50/50ではない基本的なデューティー・サイクル・クロック

クロックのデューティー・サイクルは、デザインごとに異なる場合があります。デフォルトでは、タイミング・アナライザーで作成されるクロックのデューティ・サイクル は、50/50です。 ただし、-waveformオプションを使用すれば、クロックのデューティー・サイクルを変更することができます。
図 1. 60/40のデューティー・サイクルを持つ単純なレジスター間のパス

60/40デューティー・サイクル・クロックの制約

#60/40 duty cycle clock
create_clock \
	-period 10.000 \
	-waveform {0.000 6.000} \
	-name clk6040 [get_ports {clk}]
レベル 2 の表題