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マルチサイクル例外
デフォルトでは、タイミング・アナライザーはシングルサイクル解析を使用して、レジスター間パスのセットアップとホールドの両方の関係を決定します。 これにより、設定および保留の要件は最も制限されたものとなりますが、マルチサイクル例外を使用することで、レジスター間パスのセットアップまたはホールド関係を緩和することができます。
図 15. レジスター間パス
マルチサイクルは、クロック間転送あるいは個別のレジスターに適用可能です。クロック間転送にマルチサイクルを適用すると、ソースクロックとデスティネーション・クロックによって供給されるレジスター間パスのターゲットクロックで指定するすべての設定またはホールド関係が影響を受けます。
クロック間のマルチサイクル化
create_clock -period 10 [get_ports clkA]
create_clock -period 5 [get_ports clkB]
set_multicycle_path -from [get_clocks {clkA}] -to [get_clocks {clkB}] -setup -end 2クロック間のマルチサイクル化の例では、ソースクロックがclkA、そしてデスティネーション・クロックがclkBである任意のレジスター間パスに対して、デスティネーション・クロックが追加されることでセットアップ関係が緩和されています。これにより、レジスターreg1とレジスターreg2のセットアップ関係がデフォルトの5 nsではなく12.5 nsとなります。レジスターreg2とレジスターreg3間のセットアップ関係は、このマルチサイクルによる影響は受けません。
個々のレジスターにマルチサイクルを適用する場合、指定されたレジスターのセットアップまたはホールド関係にのみ影響します。
上記のクロック間のマルチサイクル化の例では、レジスターreg1からレジスターreg2までのレジスター間パスに対しデスティネーション・クロック周期を追加することで、セットアップ関係が緩和されています。これにより、レジスターreg1とレジスターreg2間のセットアップ関係は、デフォルトの5 nsではなく10 nsとなります。レジスターreg2とレジスターreg3間のセットアップ関係は、このマルチサイクルによる影響は受けません。
レジスター間のマルチサイクル化
create_clock -period 10 [get_ports clkA]
create_clock -period 5 [get_ports clkB]
set_multicycle_path -from [get_pins {reg1|q}] -to [get_pins {reg2|d}] -setup -end 2