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2.3.12.1. 自動クロック・スイッチオーバー
MAX® 10 PLLは、完全にコンフィギュレーション可能なクロック・スイッチオーバー機能をサポートします。
図 20. 自動クロック・スイッチオーバー回路のブロック図次の図は、PLLに組み込まれた自動スイッチオーバー回路のブロック図を示しています。
現在のリファレンス・クロックが存在しない場合、クロック・センス・ブロックは自動的にPLLリファレンスのバックアップ・クロックに切り換わります。デザイン内のPLLのinclk1ポートに接続することにより、クロック・ソースをバックアップ・クロックで選択することができます。
このクロック・スイッチオーバー回路は、PLLから3つのステータス信号（clkbad[0]、clkbad[1]、およびactiveclock）を送信し、カスタム・スイッチオーバー回路をロジック・アレイに実装します。
自動スイッチオーバー・モードでは、clkbad[0]信号とclkbad[1]信号は2つのクロック入力のステータスを示します。clkbad[0]およびclkbad[1]信号がアサートされると、クロック・センス・ブロックは対応するクロック入力がトグルを停止したことを検知します。inclk0とinclk1間の周波数差が20%を超える場合、これら2つの信号は無効です。
activeclock信号は、2つのクロック入力（inclk0またはinclk1）のどちらがPLLのリファレンス・クロックとして選択されているかを示します。 2つのクロック入力の周波数差が20%を超える場合、activeclock信号が唯一有効なステータス信号となります。
注: 入力クロックのグリッチにより、入力クロック間の周波数差が20％以上になることがあります。
PLLの現在のリファレンス・クロックがトグルを停止した場合、スイッチオーバー回路を使用して、同じ周波数で動作するinclk0からinclk1に自動的に切り替えます。この自動スイッチオーバーでは、inclk0クロックとinclk1クロックの2つのクロックのうちいずれかが停止し、他方が使用可能なときには、これらを何回でも切り換えることができます。
たとえば、リファレンス・クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチオーバー・ステート・マシンはマルチプレクサ選択入力を制御する信号（clksw）を生成します。この場合、 inclk1がPLLのリファレンス・クロックになります。
自動クロック・スイッチオーバー・モードを使用する場合、次の条件を満たしている必要があります。
- FPGAがコンフィギュレーションされる際、両方のクロック入力が実行されている。
- 2つのクロック入力の周期の差が20%未満である。
現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバーは開始されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の差が20%以内である場合、クロック・センス・ブロックはクロックがトグルを停止したことを検知します。他方で、PLLはスイッチオーバーが完了した後にロックを喪失し、再ロックの時間を必要とすることがあります。
注: Intelは、クロック切り替えを使用しているときに、PLLの入力クロックと出力クロックの間の位相関係を維持するために、areset信号を使用してPLLをリセットすることを推奨します。
図 21. クロック検出喪失後の自動スイッチオーバーの例次の図は、自動スイッチオーバー・モードのスイッチオーバー機能の波形例を示しています。この例では、inclk0信号はLowに保持されています。inclk0信号が約2クロック・サイクルの間Lowに保持された後、クロック・センス回路はclkbad[0]信号をHighにドライブします。リファレンス・クロック信号はトグルしていないため、スイッチオーバー・ステート・マシンがclksw信号を介してマルチプレクサを制御し、バックアップ・クロックinclk1に切り換えます。