2.3.1. PLLのアーキテクチャ
2.3.2. PLLの機能
2.3.3. PLLの位置
2.3.4. クロック・ピンのPLLへの接続
2.3.5. PLLカウンタのGCLKへの接続
2.3.6. PLLコントロール信号
pfdena
areset
locked
2.3.7. クロック・フィードバック・モード
2.3.8. PLLの外部クロック出力
2.3.9. PLLからのADCクロック入力
2.3.10. スペクトラム拡散クロッキング
2.3.11. PLLのプログラマブル・パラメータ
2.3.12. クロック・スイッチオーバー
2.3.13. PLLのカスケード接続
2.3.14. PLLリコンフィギュレーション
2.3.6. PLLコントロール信号
PLLの演算と再同期を観察および制御するにあたって、以下の3つの信号を使用することができます。
pfdena
pfdena信号は、最後にロックされた周波数を維持し、システムがシャットダウンする前に現在の設定を保存する時間を確保するために使用します。
pfdena信号は、プログラマブル・ゲートでPFD出力を制御します。PFD回路はデフォルトで有効になっています。PFD回路が無効になっている場合、PLL出力は入力クロックに依存せず、ロック・ウィンドウの外側にドリフトする傾向があります。
areset
areset信号は、各PLLのリセット入力または再同期化入力です。これらの入力信号は、デバイス入力ピンまたは内部ロジックによって駆動することができます。
areset信号をアサートすると、PLLカウンタがリセットし、PLL出力をクリアしてPLLのロックを解除します。VCOは標準設定に戻ります。areset信号をディアサートすると、PLLは再びロックして入力に再同期します。
areset信号のアサートは、VCOを無効にするものではなく、VCOを公称値にリセットするものです。VCOが完全に無効になるのは、デザインにインスタンス化されたPLLを有しない場合のみです。
locked
locked出力は、PLLが基準クロックにロックし、PLLクロック出力がALTPLL IPコアのパラメータ・エディタで設定された目的の位相および周波数で動作していることを示します。
Intelは、PLLのステータスを制御および監視するために、デザインでaresetおよびlocked信号を使用することを推奨します。この実装を次の図に示します。
図 11. ロックされた信号の実装
注: Dフリップ・フロップの前にlocked信号をプローブするためにSignalTap® IIツールを使用すると、aresetがディアサートされたときにのみlocked信号がLowになります。areset信号がイネーブルされていない場合、追加のロジックはALTPLL IPコアに実装されません。