Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

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ID 710582
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. クイック・スタート・ガイド 2. CPRI Multirateデザイン例の詳しい説明 3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 4. Ethernet Multirateデザイン例の詳しい説明 5. Ethernet to CPRIデザイン例の詳しい説明 6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ 7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴
1. クイック・スタート・ガイド x
1.1. ハードウェアとソフトウェアの要件 1.2. デザインの生成 1.3. ディレクトリー構造 1.4. コンパイル専用プロジェクトのコンパイル 1.5. デザイン例のテストベンチのシミュレーション 1.6. ハードウェアでのデザイン例のコンパイルとコンフィグレーション 1.7. ハードウェア・デザイン例のテスト
1.2. デザインの生成 x
1.2.1. CPRI Multirateデザイン例パラメーター 1.2.2. Ethernet Multirateデザイン例パラメーター 1.2.3. PMA/FEC Direct PHY Multirateデザイン例パラメーター 1.2.4. Ethernet to CPRIデザイン例パラメーター
2. CPRI Multirateデザイン例の詳しい説明 x
2.1. CPRI Multirateデザイン例: 機能の説明 2.2. CPRI Multirateデザイン例: レジスター
2.1. CPRI Multirateデザイン例: 機能の説明 x
2.1.1. CPRI Multirateデザイン例: シミュレーション・テストベンチ 2.1.2. CPRI Multirateハードウェア・デザイン例 2.1.3. CPRI Multirateデザイン例のリセットスキーム
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明 x
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 3.2. PMA/FEC Direct PHY Multirateデザイン例: レジスター
3.1. PMA/FEC Direct PHY Multirateデザイン例の機能の説明 x
3.1.1. PMA/FEC Direct PHY Multirateデザイン例のシミュレーション・テストベンチ 3.1.2. PMA/FEC Direct PHY Multirateハードウェア・デザイン例
4. Ethernet Multirateデザイン例の詳しい説明 x
4.1. Ethernet Multirateデザイン例: 機能の説明 4.2. Ethernet Multirateデザイン例: レジスター
4.1. Ethernet Multirateデザイン例: 機能の説明 x
4.1.1. Ethernet Multirateデザイン例: シミュレーション・テストベンチ 4.1.2. Ethernet Multirateハードウェア・デザイン例
5. Ethernet to CPRIデザイン例の詳しい説明 x
5.1. Ethernet to CPRIデザイン例: 機能の説明 5.2. Ethernet to CPRIデザイン例:レジスター
5.1. Ethernet to CPRIデザイン例: 機能の説明 x
5.1.1. Ethernet to CPRIダイナミック・リコンフィグレーションのデザイン例: シミュレーション・テストベンチ 5.1.2. Ethernet to CPRIダイナミック・リコンフィグレーションのハードウェア・デザイン例
1. クイック・スタート・ガイド
2. CPRI Multirateデザイン例の詳しい説明
3. PMA/FEC Direct PHY Multirateデザイン例の詳しい説明
4. Ethernet Multirateデザイン例の詳しい説明
5. Ethernet to CPRIデザイン例の詳しい説明
6. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドのアーカイブ
7. Fタイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイドの改訂履歴

1.3. ディレクトリー構造

F-Tile Dynamic Reconfigurationデザイン例では、次のファイルが生成されます。
表 6.  デザイン例のテストベンチ・ファイルの説明
ファイル名 説明
CPRI Multirateデザインの主要なテストベンチとシミュレーション・ファイル
<design_example_dir>/example_testbench/basic_avl_tb_top.sv トップレベルのテストベンチ・ファイル。テストベンチはDUTラッパーをインスタンス化し、Verilog HDLタスクを実行してパケットを生成および受信します。
<design_example_dir>/example_testbench/cpriphy_dr_ed_dut_wrapper.sv DUTラッパー。DUTおよびその他のテストベンチ・コンポーネントをインスタンス化します。
<design_example_dir>/example_testbench/ cpriphy_dr_ed_hw.sv トップのハードウェア・デザイン・ファイル。このファイルは、F-Tile Dynamic Reconfiguration Suite Intel FPGA IP、F-Tile Reference and System PLL Clocks Intel FPGA IP、およびDUTラッパーをインスタンス化します。
Ethernet Multirateデザインの主要なテストベンチとシミュレーション・ファイル
<design_example_dir>/example_testbench/basic_avl_tb_top.sv トップレベルのテストベンチ・ファイル。テストベンチはDUTラッパーをインスタンス化し、Verilog HDLタスクを実行してパケットを生成および受信します。
<design_example_dir>/example_testbench/ eth_f_hw.sv DUTラッパー。DUTおよびその他のテストベンチ・コンポーネントをインスタンス化します。
PMA/FEC Direct PHY Multirateデザインの主要なテストベンチとシミュレーション・ファイル
<design_example_dir>/example_testbench/top_tst.sv トップレベルのテストベンチ・ファイル。テストベンチはDUTラッパーをインスタンス化し、Verilog HDLタスクを実行してPRBSデータストリームを生成および受信します。
<design_example_dir>/example_testbench/dphy_f_hw.sv DUTラッパー。PMA/FEC Direct PHY Multirate DUTおよびその他のテストベンチ・コンポーネントをインスタンス化します。
Ethernet to CPRI Multirateデザインの主要なテストベンチとシミュレーション・ファイル
<design_example_dir>/example_testbench/basic_avl_tb_top.sv トップレベルのテストベンチ・ファイル。テストベンチはDUTラッパーをインスタンス化し、Verilog HDLタスクを実行してパケットを生成および受信します。
<design_example_dir>/example_testbench/eth_cpriphy_f_hw.sv トップラッパー。Ethernet and CPRI PHY Multirate DUTおよびその他のテストベンチ・コンポーネントをインスタンス化します。
CPRI、Ethernet、PMA/FEC Direct PHY、およびEthernet to CPRI Multirateデザインのテストベンチ・スクリプト
<design_example_dir>/example_testbench/run_vsim.do テストベンチを実行する QuestaSim* スクリプト。
<design_example_dir>/example_testbench/run_vcs.sh テストベンチを実行する VCS* スクリプト。
<design_example_dir>/example_testbench/run_vcsmx.sh テストベンチを実行する VCS* MX スクリプト。
<design_example_dir>/example_testbench/ run_xcelium.sh テストベンチを実行する Xcelium* スクリプト。
表 7.  ハードウェア・デザイン例ファイルの説明
ファイル名 説明
CPRI Multirateデザインの場合
<design_example_dir>/hardware_test_design/cpriphy_dr_ed_hw.qpf インテル® Quartus® Primeプロジェクト・ファイルです。
<design_example_dir>/hardware_test_design/cpriphy_dr_ed_hw.qsf インテル® Quartus® Primeプロジェクト設定ファイルです。
<design_example_dir>/hardware_test_design/cpriphy_dr_ed_hw.sv トップのハードウェア・デザイン・ファイル。このファイルは、F-Tile Dynamic Reconfiguration Suite Intel FPGA IP、F-Tile Reference and System PLL Clocks Intel FPGA IP、およびDUTラッパーをインスタンス化します。
<design_example_dir>/hardware_test_design/cpriphy_dr_ed_dut_wrapper.sv DUTラッパー。DUTおよびパケット・クライアントのテストベンチ・コンポーネントをインスタンス化します。
<design_example_dir>/hardware_test_design/cpriphy_dr_ed_hw.sdc Synopsys Design Constraintsファイル。このファイルをコピーして、独自の Intel® Agilex™ 7デバイス用に変更できます。
<design_example_dir>/hardware_test_design/hwtest/main_script.tcl メインファイル。システムコンソールにアクセスします。
<design_example_dir>/hardware_test_design/hwtest/src/parameter.tcl テストスクリプトのコンフィグレーション可能な変数を格納します。JTAG ID、テストの目的のダイナミック・リコンフィグレーション・シーケンスは、このファイル内の変数を通じて変更できます。
Ethernet Multirateデザインの場合
<design_example_dir>/hardware_test_design/eth_f_hw.v トップのハードウェア・デザイン・ファイル。このファイルは、F-Tile Dynamic Reconfiguration Suite Intel FPGA IP、F-Tile Reference and System PLL Clocks Intel FPGA IP、およびDUTラッパーをインスタンス化します。
<design_example_dir>/hardware_test_design/eth_f_hw_ip_top.sv DUTラッパー。DUTおよびパケット・クライアントのテストベンチ・コンポーネントをインスタンス化します。

例えば、ex_25G_mr、ex_100G_mr、または ex_400G_mr です。

<design_example_dir>/hardware_test_design/eth_f_hw.sdc Synopsys Design Constraintsファイル。このファイルをコピーして、独自の Intel® Agilex™ 7デバイス用に変更できます。
<design_example_dir>/hardware_test_design/hwtest/main_script.tcl メインファイル。システムコンソールにアクセスします。
<design_example_dir>/hardware_test_design/hwtest/src/parameter.tcl テストスクリプトのコンフィグレーション可能な変数を格納します。JTAG ID、テストの目的のダイナミック・リコンフィグレーション・シーケンスは、このファイル内の変数を通じて変更できます。
PMA/FEC Direct PHY Multirateデザインの場合
<design_example_dir>/hardware_test_design/dphy_f_hw.qpf インテルQuartus Primeプロジェクト・ファイルです。
<design_example_dir>/hardware_test_design/dphy_f_hw.qsf インテルQuartus Primeプロジェクト設定ファイルです。
<design_example_dir>/hardware_test_design/dphy_f_hw.sv トップのハードウェア・デザイン・ファイル。このファイルは、F-Tile Dynamic Reconfiguration Suite Intel FPGA IP、F-Tile Reference and System PLL Clocks Intel FPGA IP、DUT、およびTestwrapコンポーネントをインスタンス化します。
<design_example_dir>/hardware_test_design/dphy_f_hw.sdc Synopsys Design Constraintsファイル。このファイルをコピーして、独自の Intel® Agilex™ 7デバイス用に変更できます。
<design_example_dir>/hardware_test_design/hwtest/main_script.tcl メインファイル。システムコンソールにアクセスします。
<design_example_dir>/hardware_test_design/hwtest/src/parameter.tcl テストスクリプトのコンフィグレーション可能な変数を格納します。JTAG ID、テストの目的のダイナミック・リコンフィグレーション・シーケンスは、このファイル内の変数を通じて変更できます。
Ethernet to CPRI Multirateデザインの場合
<design_example_dir>/hardware_test_design/eth_cpriphy_f_hw.qpf インテルQuartus Primeプロジェクト・ファイルです。
<design_example_dir>/hardware_test_design/eth_cpriphy_f_hw.qsf インテルQuartus Primeプロジェクト設定ファイルです。
<design_example_dir>/hardware_test_design/eth_cpriphy_f_hw.sv トップのハードウェア・デザイン・ファイル。このファイルは、F-Tile Dynamic Reconfiguration Suite Intel FPGA IP、F-Tile Reference and System PLL Clocks Intel FPGA IP、およびDUTラッパーをインスタンス化します。
<design_example_dir>/hardware_test_design/cpriphy_f_dr_hw.sv DUTラッパー。F-tile CPRI PHY Multirate Intel FPGA IPをインスタンス化します。
<design_example_dir>/hardware_test_design/eth_f_dr_hw.v DUTラッパー。F-tile Ethernet Multirate Intel FPGA IPをインスタンス化します。
<design_example_dir>/hardware_test_design/eth_cpriphy_f_hw.sdc Synopsys Design Constraintsファイル。このファイルをコピーして、独自の Intel® Agilex™ 7デバイス用に変更できます。
<design_example_dir>/hardware_test_design/hwtest/main_script.tcl メインファイル。システムコンソールにアクセスします。
<design_example_dir>/hardware_test_design/hwtest/src/parameter.tcl テストスクリプトのコンフィグレーション可能な変数を格納します。JTAG ID、テストの目的のダイナミック・リコンフィグレーション・シーケンスは、このファイル内の変数を通じて変更できます。
レベル 2 の表題