1.6. テスト結果に関するコメント

AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

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ID 683652

日付 9/28/2020

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インテルのみ表示可能 — GUID: jqy1596026800288

Ixiasoft

それぞれのテストケースでは、RX JESD204C Intel FPGA IPは同期ヘッダー・アライメント、拡張マルチブロック・アライメントをユーザー・データ・フェーズまで正常に確立します。

データの整合性の問題は、すべての物理レーンに対応するさまざまなレーンレートでのJESDのコンフィグレーションに対するランプチェッカーで観察されていません。また、巡回冗長検査 (CRC) およびコマンド・パリティー・エラーも観察されていません。

決定論的レイテンシー測定では、AD9081 ADC入力とJESD Intel FPGA IPトランスポート層の出力の間で、一貫したRBDカウントと合計レイテンシーが複数のパワーサイクルまたはリセットにわたって観察されています。

レーン・デスキュー・エラーを回避し、決定論的なレイテンシーを実現するには、いくつかのJESDのコンフィグレーションのJESD204C RX IPで、LEMCまたはRBDオフセットをプログラムする必要があります。以下の表では、そのモードが記載されています。