AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

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ID 683652
日付 9/28/2020
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ドキュメント目次
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1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート
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1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ハードウェアのチェックアウト方法 1.4. JESD204C Intel FPGA IPとADCのコンフィグレーション 1.5. テスト結果 1.6. テスト結果に関するコメント 1.7. AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポートの改訂履歴 1.8. 付録
1.3. ハードウェアのチェックアウト方法 x
1.3.1. レシーバーのデータリンク層 1.3.2. レシーバーのトランスポート層 (TL) 1.3.3. 決定論的レイテンシー - サブクラス1 (DL)
1.3.1. レシーバーのデータリンク層 x
1.3.1.1. 同期ヘッダーのアライメント (SHA) 1.3.1.2. 拡張マルチブロックのアライメント (EMBA)
1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート

1.3.3. 決定論的レイテンシー - サブクラス1 (DL)

決定論的レイテンシー測定ブロックの図における図は、決定論的レイテンシー測定の概念的なテストのセットアップを示しています。HMC7044は、必要な拡張マルチブロックの期間で、AD9081とFPGAのJESD204C Intel FPGA IPの両方に周期的なSYSREFを提供するようにコンフィグレーションされています。

決定論的レイテンシー測定ブロックは、決定論的レイテンシーをチェックします。それには、リンク確立後、または j204c_rx_avst_valid のアサート後に、rx_dl_signal 信号のアサートとすべてのサンプルのMSBビットの論理ORの間のフレームクロック数をRX JESD204C Intel FPGA IPの出力で測定します。

注: 分圧器は、rx_dl_signal 信号パスの抵抗分圧回路を使用して、FPGA出力とAD9081 ADC入力の電圧レベルを一致させます。
図 4. 決定論的レイテンシー測定ブロックの図
図 5. 決定論的レイテンシー測定のタイミング図

システム図における図のセットアップでは、3つのテストケースを定義し、決定論的なレイテンシーを証明しています。JESD204C Intel FPGA IPは、継続的なSYSREF検出を行います。

表 4.  決定論的レイテンシーのテストケース
テストケース 目的 説明 合格基準
DL.1 FPGA SYSREFの単一の検出を確認します。 FPGAがSYSREFパルスの最初の立ち上がりエッジを検出することを確認します。
  • アドレス 0x54 の rx_sysref_ctrl レジスターで sysref_singledet (bit[2]) 識別子のステータスを読み出します。
  • アドレス 0x60 の rx_err レジスターで sysref_lemc_err (bit[0]) 識別子のステータスを読み出します。
  • sysref_singledet 識別子の値はゼロになっている必要があります。
  • sysref_lemc_err 識別子の値はゼロになっている必要があります。
DL.2 SYSREFのキャプチャーを確認します。 FPGAとADCがSYSREFを正しくキャプチャーすることを確認し、LEMカウンターを再起動します。FPGAとADCもまた、繰り返しリセットされます。
  • アドレス 0x80 の rx_status0 レジスターで rbd_count (bit[18:10]) 識別子の値を読み出します。
SYSREFが正しくキャプチャーされ、LEMカウンターが再起動している場合、それぞれのリセットでは、rbd_count の値が1から2リンクのクロック内でのみドリフトし、ワーストケースのパワーサイクル変動に対応している必要があります。
DL.3 ユーザー・データ・フェーズ時のデータのレイテンシーを確認します。 データのレイテンシーがすべてのFPGAおよびADCのリセットとパワーサイクルで一貫していることを確認します (決定論的レイテンシー測定ブロックの図における図で示されている rx_dl_signal 信号を使用します)。
  • システム図の決定論的レイテンシー測定ブロックには、リンククロックのカウントを測定するカウンターがあります。
リンククロックのカウント値が、少なくとも10回のパワー・サイクル・テストで1から2リンククロック内のみでドリフトしている必要があります。
レベル 2 の表題