AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

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ID 683652
日付 9/28/2020
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ドキュメント目次
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1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート
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1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ハードウェアのチェックアウト方法 1.4. JESD204C Intel FPGA IPとADCのコンフィグレーション 1.5. テスト結果 1.6. テスト結果に関するコメント 1.7. AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポートの改訂履歴 1.8. 付録
1.3. ハードウェアのチェックアウト方法 x
1.3.1. レシーバーのデータリンク層 1.3.2. レシーバーのトランスポート層 (TL) 1.3.3. 決定論的レイテンシー - サブクラス1 (DL)
1.3.1. レシーバーのデータリンク層 x
1.3.1.1. 同期ヘッダーのアライメント (SHA) 1.3.1.2. 拡張マルチブロックのアライメント (EMBA)
1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート

1.3.1.1. 同期ヘッダーのアライメント (SHA)

表 1.  同期ヘッダー・アライメントのテストケース
テストケース 目的 説明 合格基準
SHA.1 リセットシーケンスの完了後にSync Header Lockがアサートされるかを確認します。 <ip_variant_name> _base.v の次の信号がタップされます。
  • j204c_rx_rst_n
  • j204c_rx_sh_lock
  • j204c_rx_int 1

rxlink_clk をSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_sh_lock が j204c_rx_rst_n のデアサート後にアサートされる
  • エラーがない場合は、j204c_rx_int 1 信号はLowのままである必要がある
SHA.2 同期ヘッダーロックが達成されて (またはExtended Multi-Block Alignmentフェーズ時)、安定した後にSync Header Lockステータスを確認します。 <ip_variant_name> _base.v の次の信号がタップされます。
  • j204c_rx_sh_lock
  • j204c_rx_int 1

rxlink_clk をSignal Tapのサンプリング・クロックとして使用します。

  • J204c_rx_sh_lock がアサートされる
  • エラーがない場合は、j204c_rx_int1 信号がデアサートされる
1 合格基準に対しては、デフォルトで有効になっているエラー割り込みで十分です。
レベル 2 の表題