AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポート

ダウンロード PDF
ID 683652
日付 9/28/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート
1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート x
1.1. ハードウェアの要件 1.2. ハードウェアのセットアップ 1.3. ハードウェアのチェックアウト方法 1.4. JESD204C Intel FPGA IPとADCのコンフィグレーション 1.5. テスト結果 1.6. テスト結果に関するコメント 1.7. AN 927: インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel FPGA IPとADI AD9081 MxFE* ADCの相互運用性レポートの改訂履歴 1.8. 付録
1.3. ハードウェアのチェックアウト方法 x
1.3.1. レシーバーのデータリンク層 1.3.2. レシーバーのトランスポート層 (TL) 1.3.3. 決定論的レイテンシー - サブクラス1 (DL)
1.3.1. レシーバーのデータリンク層 x
1.3.1.1. 同期ヘッダーのアライメント (SHA) 1.3.1.2. 拡張マルチブロックのアライメント (EMBA)
1. インテル® Stratix® 10のEタイルデバイスにおけるJESD204C Intel® FPGA IPとADI AD9081 MxFE* ADCの相互運用性チェックアウト・レポート

1.3.1.2. 拡張マルチブロックのアライメント (EMBA)

表 2.  拡張マルチブロック・アライメントのテストケース
テストケース 目的 説明 合格基準
EMBA.1 Sync Header Lockのアサート後にのみExtended Multiblock Lockがアサートされるかを確認します。 <ip_variant_name> _base.v の次の信号がタップされます。
  • j204c_rx_emb_lock
  • j204c_rx_sh_lock
  • j204c_rx_int 0

rxlink_clk をSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_emb_lock が j204c_rx_sh_lock の後にアサートされる
  • エラーがない場合は、j204c_rx_int 0 信号がデアサートされる
EMBA.2 Extended Multiblock Lockステータスが安定しており (拡張マルチブロック・ロック後、またはエラスティック・バッファーが解放されるまで)、無効なマルチブロックがないかを確認します。 <ip_variant_name> _base.v の次の信号がタップされます。
  • j204c_rx_emb_lock
  • j204c_rx_int 0

rxlink_clk をSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_emb_lock がアサートされた状態で維持される
  • エラーがない場合は、j204c_rx_int 0 信号がデアサートされる
EMBA.3 レーンのアライメントを確認します。 <ip_variant_name> _base.v の次の信号がタップされます。
  • j204c_rx_dev_lane_align
  • j204c_rx_int 0

rxlink_clk をSignal Tapのサンプリング・クロックとして使用します。

  • j204c_rx_dev_lane_align が j204c_rx_emb_lock および次のLEMCイベント後にアサートされる
  • エラーがない場合は、j204c_rx_int 0 信号がデアサートされる
レベル 2 の表題