1.2. ハードウェアのセットアップ
インテル® Stratix® 10 TX SI開発キット (Production Rev B Edition) は、開発ボードのFMC+コネクターに取り付けられるADI AD9081ドーター・カード・モジュールとともに使用されます。
- AD9081 EVMは、FMC+コネクターを介してS10ボードから電力を取得します。
- FPGAのEタイル・トランシーバーのリファレンス・クロックは、 インテル® Stratix® 10開発キット内のSilicon Labs Si5341プログラマブル・クロック・ジェネレーターからも供給されます。
- Si5341プログラマブル・クロック・ジェネレーターは、(Si5431からHMC7044のシングル・エンド・クロックに差動クロックを変換するための) FPGAおよびSMAからSMPケーブルを介して、AD9081 EVMに存在するHMC7044プログラマブル・クロック・ジェネレーターへのリファレンス・クロックを提供します。
- HMC7044プログラマブル・クロック・ジェネレーターは、AD9081デバイスのリファレンス・クロックを提供します。AD9081デバイスに存在するフェーズ・ロック・ループ (PLL) は、デバイスのリファレンス・クロックから目的のADCサンプリング・クロックを生成します。
- JESD204C Intel FPGA IPのPLLリファレンス・クロックは、FMC+コネクターを介してHMC7044プログラマブル・クロック・ジェネレーターによって供給されます。
- サブクラス1の場合、HMC7044クロック・ジェネレーターは、FMC+コネクターを介して、AD9081デバイスおよびJESD204C Intel FPGA IPのSYSREF信号を生成します。
- rx_dl_signal 信号は、SMA間のケーブルを備えた分圧回路を介して、FPGAの出力とAD9081のADC 0入力の間に接続されます。これは、決定論的レイテンシーを測定するためです。
注: インテル® では、JESD204C Intel FPGA IPのデバイスクロックおよびADCへのサンプリング・クロックを供給するクロック・ジェネレーターによってSYSREFを提供することをお勧めします。
図 1. ハードウェアのセットアップ
次のシステムレベルの図では、さまざまなモジュールがこのデザインでどのように接続されるかを示しています。
図 2. システム図
このセットアップでは、LMF = 841であり、トランシーバー・レーンのデータレートは24.75Gbpsです。FPGAとADCのSYSREFおよびクロッキング・スキームについては以下で説明し、図 2 で示しています。
Si5341 out8は、Eタイル・トランシーバーのリファレンス・クロックに375MHzのクロックを生成します。Si5341 out2によって生成された122.88MHzの差動出力クロックはFPGAに供給され、ケーブルを介してAAD9081 EVMのHMC7044 EXT_HMCREF SMPポートの開発キット内のCLK OUT SMAポートJ33に接続されたシングル・エンド・クロックとしてFPGAから取り出されます。HMC7044は、122.88MHzのリファレンス・クロックを取得し、AD9081のデバイスクロックCLKINに375MHzを生成し、AD9081のSYSREF入力に11.71875MHzの周期的なSYSREF信号を生成します。また、HMC7044は、FPGAコアのPLLリファレンス・クロックに375MHzを生成し、FMC+コネクターを介してJESD204C Intel FPGA IPに11.71875MHzの周期的なSYSREF信号も生成します。
JESD204C Intel FPGA IPは二重モードでインスタンス化されますが、レシーバーパスのみが使用されます。FCLK_MULP = 2、WIDTH_MULP = 8、S = 1の場合、コアのPLLは187.5MHzのリンククロックと375MHzのフレームクロックを生成します。
CLK OUT SMAポートJ31からADC0/None SMAポートへの rx_dl_signal 信号は、決定論的レイテンシー測定用です。