1.3.2. レシーバーのトランスポート層 (TL)
レシーバー (RX) JESD204C Intel FPGA IPおよびトランスポート層を介してペイロード・データ・ストリームのデータの整合性をチェックする際は、ADCはランプ/PRBSテストパターンにコンフィグレーションされます。ADCはまた、JESD204C Intel FPGA IPで設定されているコンフィグレーションと同じコンフィグレーションで動作するように設定されます。FPGAファブリックのランプ/PRBSチェッカーは、ランプ/PRBSデータの整合性を1分間チェックします。RX JESD204C Intel FPGA IPレジスターの rx_err は、0の値に対して1分間にわたって継続的にポーリングされます。
次の図は、データ整合性チェックの概念的なテストのセットアップを示しています。
図 3. ランプ/PRBS15チェッカーを使用するデータの整合性チェック
| テストケース | 目的 | 説明 | 合格基準 |
|---|---|---|---|
| TL.1 | ランプ・テスト・パターンを使用して、データチャネルのトランスポート層のマッピングを確認します。 | <ip_variant_name> _base.v の次の信号がタップされます。
rxframe_clk をSignal Tapのサンプリング・クロックとして使用します。 rx_patchk_data_error_int 信号は、ランプチェッカーの合格または不合格を示します。 |
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| TL.2 | PRBS15のテストパターンを使用して、データチャネルのトランスポート層のマッピングを確認します。 | <ip_variant_name> _base.v の次の信号がタップされます。
rxframe_clk をSignal Tapのサンプリング・クロックとして使用します。 rx_patchk_data_error_int 信号は、ランプチェッカーの合格または不合格を示します。 |
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2 Mは、コンバーターの数です。
3 Sは、各フレームのコンバーターあたりに送信されるサンプル数です。
4 WIDTH_MULPは、アプリケーション層とトランスポート層の間のデータ幅の乗算器です。
5 Nは、コンバーターあたりの変換ビット数です。
6 CSは、変換サンプルあたりの制御ビット数です。