インテルのみ表示可能 — GUID: mmd1578292172813
Ixiasoft
1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集
1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集
1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集
1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集
1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集
1.3.1.6. シミュレーション波形へのIP信号の追加
1.3.1.7. シミュレーション・スクリプトの更新
1.3.1.8. デュアル・リンク・デザインのシミュレーション
1.3.1.9. シミュレーション結果の表示
インテルのみ表示可能 — GUID: mmd1578292172813
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1.3.1.6. シミュレーション波形へのIP信号の追加
注: これはオプションの手順です。
IPの信号をシミュレーション波形に追加して、リンクの初期化を監視できます。ModelSim- Intel® FPGA Editionの場合、対象の信号をsimulation/mentor フォルダーの tb_top_waveform.do ファイルに含めます。例は、次のとおりです。
add wave -noupdate -divider {RX LINK 1} add wave -noupdate /tb_top/u_intel_j204c_ed_rx/u_j204c_rx_ss/j204c_rx_ip/intel_jesd204c_1/j204c_rx_sysref
tb_top_waveform.do ファイルの例は、Design Storeで入手できるデザイン例に含まれています。