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1.3.1.1. インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集
1.3.1.2. インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集
1.3.1.3. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集
1.3.1.4. インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集
1.3.1.5. インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集
1.3.1.6. シミュレーション波形へのIP信号の追加
1.3.1.7. シミュレーション・スクリプトの更新
1.3.1.8. デュアル・リンク・デザインのシミュレーション
1.3.1.9. シミュレーション結果の表示
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1.3.1. デザイン・シミュレーション・ガイドライン
JESD204C RXのデザイン例が生成されると、シミュレーション・テストベンチでADCを表すためにJESD204C TX FPGA IPが使用されます。
図 6. シミュレーション・テストベンチのブロック図
次の項の手順では、RX IPとTX IPをそれぞれのRXサブシステムとTXサブシステムに追加する方法について説明します。
セクションの内容
インテルAgilexデュアルリンクへの同期ADC用のデザイン例プラットフォーム・デザイナーシステムの編集
インテルAgilexデュアルリンクへの同期ADC用のデザイン例トップレベルのHDLの編集
インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルプラットフォーム・デザイナーシステムの編集
インテルAgilexデュアルリンクへの同期ADC用のTXシミュレーション・モデルのトップレベルのHDLの編集
インテルAgilexデュアルリンクへの同期ADC用のシミュレーション・テストベンチの編集
シミュレーション波形へのIP信号の追加
シミュレーション・スクリプトの更新
デュアル・リンク・デザインのシミュレーション
シミュレーション結果の表示